cadence里如何编写理想DAC的veriloga代码

690827881 · 发表于 2013-9-30 10:03:09

楼主写完veriloga生成symbol后如何设置的CDF?仿真的时候不报错：Unable to descend into any of the views defined in the view list, 'spectre cmos_sch cmos.sch schematic veriloga……么？
谢谢！

thefifaman · 发表于 2013-9-30 15:34:00

回复 11# 690827881

我的VerilogA生成symbol之后就可以直接用，没有设计CDF，你的代码都通过了吗？
如方便，把代码发给我帮你看看。

孟良1988 · 发表于 2013-12-28 09:37:13

回复 12# thefifaman
楼主，你好，我最近也在学习verilog编写一个代码用来测试DAC的INL与DNL，
我想请教一下，怎么将verilog导入生成一个可以用来电路仿真symble，我用的是
IC5141 spectre；可以介绍一下你的方法吗？

startboy68 · 发表于 2014-9-15 14:34:30

12345

andy2000a · 发表于 2015-10-7 12:20:17

sorry ..

2F example verilogA code have bug

逸昕怡忆 · 发表于 2017-7-17 23:14:45

学习一下

edwardk · 发表于 2018-11-14 10:20:22

多谢了，正需要呢

jeffej · 发表于 2020-3-24 17:41:24

verilogA to verilog ~~~

faker033 · 发表于 2020-4-5 22:26:11

liyanwei106 发表于 2013-8-29 20:53
二楼的程序有人验证过吗？为什么总是报错那？

大佬，二楼这个程序你验证过是哪儿错了吗？可以指导下吗？最近第一次写adc要仿真SNDR的参数，所以要写个理想DAC，还不太会。求指导！

我是华华 · 发表于 2020-12-29 08:09:37

兄弟，我最近也在学习dac的写法，能发一份你的代码给我吗，谢谢你

[求助] cadence里如何编写理想DAC的veriloga代码

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