求助一个dc或pt计算cell delay/transition的问题

legend03u8z · 发表于 2013-9-27 09:10:49

回复 10# AveryYoung

我的意思是如果你没有设trans，我觉得default会是0，STA工具会根据tran=0，load_cap=第一个cell的input cap做外插（因为trans的index最小比如说1p，0在它的范围外）根据这个值据算出下一个cell的trans，这个trans肯定会在index范围里，所以开始做内插。加set_driving_cell同理，只是把这一步提前了一级。

以上是我对STA的理解

AveryYoung · 发表于 2013-9-27 09:29:08

回复 11# legend03u8z

你说的NLDM的外插么？意思是说出现一个trans或者cap load不在table里面，然后做一个外插计算？

legend03u8z · 发表于 2013-9-27 09:40:22

回复 12# AveryYoung

恩仅是个人理解

legend03u8z · 发表于 2013-9-27 09:41:31

回复 12# AveryYoung

你可以做个试验嘛，自己手动算一下外插算的output trans和DC报的一不一样

AveryYoung · 发表于 2013-9-27 10:45:00

回复 14# legend03u8z

可以做个试验。

我的主要的目的是希望了解，是否说，如果trans用ideal的情况，即0ps 的trans，即使在外插NLDM计算时，第一个cell输出的trans都是与实际不符合的？从而导致所有后续的cell一级一级的trans计算错误，并且一级级的cell delay也会与实际有偏差，整个设计的时序分析就不会准确？
为了解决这个问题，我们在做约束是是不是最好将trans的设置的悲观些？

xuzhonglong · 发表于 2013-12-3 10:42:08

回复 3# liriver03

有道理，补充一下transition过几个cell后就会稳定了

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