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查看: 6508|回复: 13

[求助] 两个地PAD是否要连起来?外围的地线是否打衬底孔?

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发表于 2013-5-16 17:27:12 | 显示全部楼层 |阅读模式

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本帖最后由 limenglm 于 2013-5-16 17:29 编辑

如题。请教大家。
1、两个地PAD(从驱动电流考虑,打两根线),一个给IO和内核,一个给模拟模块,这样分配是否合理?是否要在版图上连接起来?
如果不连,是否要在这两个地之间加二极管?
2、外围的一圈地线是否打衬底孔?

发表于 2013-5-16 17:46:36 | 显示全部楼层
1 从版图的角度,不需要连起来,过lvs的带冒号。从esd的角度,这两个pad都要做esd防护。
2 外围底线是指什么?
 楼主| 发表于 2013-5-17 08:43:25 | 显示全部楼层
回复 2# cathzhou


   最外围是一圈30um宽的GND线。
感觉打上衬底孔会好些。。。
 楼主| 发表于 2013-5-17 08:50:36 | 显示全部楼层
回复 2# cathzhou


    过lvs加冒号什么意思?

ESD1.bmp
ESD2.bmp
发表于 2013-5-17 17:36:30 | 显示全部楼层
回复 2# cathzhou


  不记得是dracula 还是calibre。两个相同的名字在不同的地方,会有open的lvs错误。你加上冒号就是告诉他,这两个是一个东西。
发表于 2013-5-20 10:45:54 | 显示全部楼层
回复 5# cathzhou


   看看command file中有没有下述命令
virtual connect conn,如果有的话加上“:”,可以认为是虚拟连接,Run LVS没问题的
发表于 2013-5-20 10:48:20 | 显示全部楼层
Sorry !上面好像少了一点点,virtual connect conn YES,一般情况下好像是默认的
发表于 2013-5-22 11:05:36 | 显示全部楼层
?太专业了,我表示只会VHDL和verilog的飘过
 楼主| 发表于 2013-5-22 16:43:03 | 显示全部楼层
回复 8# candybars


   只会verilog的人 对既会verilog又会VHDL的人顶礼膜拜。
发表于 2013-8-15 18:15:22 | 显示全部楼层
我认为不需要,连起来增加noise
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