请高手解答pluse width check问题

djim2002 · 发表于 2013-8-9 16:50:19

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在pluse width check中，
问题出现在一个menmory的clk端，发现pluse width发生了大的变化，产生了violation.
听别人说在path上用INV代替BUF可以解决。
但是我在检查之下发现path上基本全是INV，

请问高手们有什么好的建议吗？
现在连问题可能出现在什么地方都不知道。。

sjtusonic · 发表于 2013-8-9 17:00:36

用的INV是时钟专用的对称INV吗？

Timme · 发表于 2013-8-9 19:16:06

不加timing derate占空比不好，说明反相路径不对称；
加了timing derate占空比才变差，说明latency太大；
如果时钟电路采用了对抗OCV的结构，可以把timing derate设小。

angangang3484 · 发表于 2013-8-11 14:22:53

你弄懂Pulse Width或者dataPulse就知道挺好修的了。

djim2002 · 发表于 2013-8-12 17:27:54

请问能给个具体一点的建议吗

djim2002 · 发表于 2013-8-12 17:30:08

现在真的很头疼，请高手们帮帮忙

djim2002 · 发表于 2013-8-12 18:38:41

INV是时钟专用的INV，是不是对称我就不知道了,我猜应该是的。INV是TSMC40工艺的，SEL_INV_S_12之类的。

djim2002 · 发表于 2013-8-12 18:42:23

这个跟timing derate有关系吗？pluse width check不是在同一条path上check的吗？timing derate造成的时间差不是会被cppr抵消掉吗？（不考虑si的情况下）

Timme · 发表于 2013-8-12 19:42:13

这个跟timing derate有关系吗？pluse width check不是在同一条path上check的吗？timing derate造成的时间差 ...
djim2002 发表于 2013-8-12 18:42

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上升沿和下降沿不是共同路径，比如快N慢P

djim2002 · 发表于 2013-8-12 20:57:31

如果上升沿和下降沿不属于共同路径的话，那pluse width check的时候，path上的所有路径都不属于共同路径。但是我做pluse width check，却报出来有cppr，这是为什么？

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