关于混仿中，利用verilog代码生成symbol的问题，先谢谢了

if1302 · 发表于 2013-7-9 08:38:35

回复 4# archon1117

建好config后，还要告诉cadence哪些模块式数字的哪些模块是模拟的，就是说要指定数字模拟借口高低电平的定义

薛定谔的太极拳 · 发表于 2013-7-9 08:42:37

不一定要把门电路做成symbol，你可以在Verilog里面定义这些门电路的Verilog，然后再主函数直接调用这些门函数不就OK了

archon1117 · 发表于 2013-7-9 12:34:30

回复 22# 211lili

谢谢斑竹大人的回答。。。我还有点儿小问题，您稍等，等我彻底搞懂了，我就把悬赏发了。。。。

211lili · 发表于 2013-7-15 15:30:08

回复 23# archon1117

还没搞懂呀，这也太稍等了.........

暴君 · 发表于 2013-7-16 09:40:02

4楼正解

211lili · 发表于 2013-7-16 10:45:34

回复 23# archon1117

我告诉你的做法有问题吗？你的悬赏到底发不发呀？真费事，为了区区一千信元，本来你不发悬赏，我一样会回答你的问题。现在发了悬赏，我不但要回答你的问题，还要质疑你的人品。拜托以后你少用这种发悬赏的方式来问问题，OK？

archon1117 · 发表于 2013-7-16 13:54:34

回复 26# 211lili

不好意思不好意思，实在对不住了，昨天忘了这事儿了。。。。

不要质疑我的人品呀。。。

再次表示抱歉。。。。

archon1117 · 发表于 2013-7-16 15:26:45

回复 22# 薛定谔的太极拳

你的意思是symbol还是那些由schematic生成的symbol，但是在hierarchy-editor里的config编辑里，直接调用verilog作为view，而不是spectre?

211lili · 发表于 2013-7-16 15:52:12

回复 27# archon1117

OK,没事了。在这个论坛混了这么久，其实我只是不想看到有人破坏论坛的规则。也不说什么大道理，EETOP是国内关于IC 技术方面不多的有点价值的论坛，大家还是尽量维护一个论坛的良好环境。

pihc_mj · 发表于 2019-6-7 20:05:14

感谢大佬的回答

[求助] 关于混仿中，利用verilog代码生成symbol的问题，先谢谢了