altera的DDR2 HPC IP核求助，已经被altera虐疯了

半生瓜 · 发表于 2013-7-10 10:56:37

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控制器的设置为CL=3,burstlen=8；half rate；burstcount为64，我使用signaltap抓自带的example例子的信号，发现读出ddr2的数据总是错误的，这几个关键参数我都修改过，但是得到的结果仍旧是这样的，使用quartus9.1sp1调试，已经调了两周了，还是解决不了这个问题，求助各位大哥了！

xlmeng · 发表于 2013-7-10 11:00:14

友情帮顶~

yadog · 发表于 2013-7-10 11:36:50

只用同一个测试数据，测下硬件管脚各电平是否正确？

cjf19880525 · 发表于 2013-7-10 21:29:33

有没有调整控制器时钟相位？sdram可以调整控制器时钟相位，ddr可以试试。

sunhao0000 · 发表于 2013-7-10 22:26:07

altra 控制器生成指引界面，有一个ddr memory的属性选择，用来来指导控制器生成对应的代码来操作外部ddr memory，这个属性要与片外ddr memory的一致，不然的话就会产生错误的操作ddr memory时序。这个有没有注意？

Timme · 发表于 2013-7-10 22:40:39

有几个DDR2能跑CL3啊。。。

zhoujun4215047 · 发表于 2013-7-10 22:49:37

有参考设计啊，加油

半生瓜 · 发表于 2013-7-12 10:20:14

回复 3# yadog

我用signaltap只能抓到DQ信号，除了DQ信号以外的引脚信号都抓不到

谢谢指导

半生瓜 · 发表于 2013-7-12 10:21:24

回复 4# cjf19880525

时钟相位我没有调整过，我用的默认值，但是这个不应该是主要原因吧

谢谢

半生瓜 · 发表于 2013-7-12 10:23:00

回复 5# sunhao0000
memory设置我基本可以保证是正确的，因为我是按照开发板例程设置的，这个例程可以工作，而我自己生成的IP核甚至用altera的example都不能读出正确数据谢谢指导

[求助] altera的DDR2 HPC IP核求助，已经被altera虐疯了

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