请教xilinx DDR3 MIG系统时钟和参考时钟问题

danerliu · 发表于 2013-7-4 21:21:27

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我生成了一个顶层模块，里面包含一个MIG IP核和一个MMCM IP 核。我的晶振是25M,用MMCM生成了200M和400M单端时钟,然后送给MIG IP核使用（生成过程中时钟已经选择单端没选差分）。400M作为系统时钟，200M作为参考时钟。UCF中把时钟约束都去掉了，两个时钟也去掉了（因为我的两个时钟不是作为顶层模块的输入信号）。这样thanslate出错了，显示错误770和924，大概意思是这两个时钟缓冲并行了·，没原始驱动之类的。这个问题我以前也遇到过，感觉像是多个MMCM连接在一起,多了很多BUFFER.然后出错.我想请教的是，MIG IP 核中已经有MMCM了，那么我这样做（外加一个MMCM）对不对？这两个时钟到底应该怎么产生才能和程序中其他的模块和在一起？？困惑中，烦请高人不吝赐教！

zyzfgpzgh · 发表于 2013-7-5 11:57:20

可以加，但是每个mmcm的clk_in都是接在bufg上的，你如果想串联mmcm，注意第一个mmcm输出给第二个mmcm的时钟（clk_a）和第二个mmcm的clk_in，只能有一个bufg。你可以在生成第一个mmcm的pll时将clk_a的全局buffer去掉。不过不提倡这个。ddr3的ip核里的mmcm生成了3个时钟，你引到顶层，用外部mmcm生成就是了。别忘了修正mmcm和ddr3的ip核的一些参数。

danerliu · 发表于 2013-7-8 10:20:40

非常感谢高手赐教，但是您说的“”ddr3的ip核里的mmcm生成了3个时钟，你引到顶层，用外部mmcm生成就是了“” 是什么意思？小妹不懂，请您再细说下

zyzfgpzgh · 发表于 2013-7-8 22:32:14

ddr3的ip核内部包含一个mmcm，这个mmcm用输入时钟产生了三个输出时钟。你看一下这三个时钟的频率，然后将这三个时钟引到顶层，用你的mmcm产生的同样周期的时钟来驱动就是了。也就是说你自己用mmcm产生3个ddr3的ip核需要的时钟，直接供给ip核。

danerliu · 发表于 2013-8-19 21:57:06

请教各位大侠，DDR3 初始化信号phy_init_done一直为低的问题。
我用chipscpe采到clk ,rst, iodelay_ctrl ,pll_lock都有，但是phy_init_done一直为低。并且我想用chipscpe观察ddr3_cke,ddr3_reset_n等输出信号时，布局布线就会显示错误：这些信号布不了。但是这些信号是直接连在DDR3管脚上的，无法用探头测量，因此根本不知道DDR3收没收到复位和时钟信号。非常困惑，望高手解答！！我现在该怎么办？我不是用开发板，是用自己的板子。