异步时钟门控时钟

liuyangqwin2 · 发表于 2013-7-4 17:54:49

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

   为了减小功耗，设计中用了图一的结构，看到某些资料中写到图一中AND的输出可能会有毛刺，在综合时（用相关的指令）就综合成图二的结构（L1和ADN组成门控时钟）。
   但是F1和F2的时钟是异步的，图二的L1可能会出现亚稳态。
   这个要如何处理？

liuyangqwin2 · 发表于 2013-7-4 18:07:31

这个问题，问得好！

liuyangqwin2 · 发表于 2013-7-5 09:59:58

图1的结构没亚稳态，有毛刺，图2的结构有亚稳态，但没毛刺；
如果图2的结构，在L1的D端前加两个触发器用作同步，会有两个周期的延时，设计不允许啊。
求大神指导。
PS：时钟频率clk1 400k；clk2 32k

sjtusonic · 发表于 2013-7-5 11:09:00

回复 1# liuyangqwin2

我觉得亚稳态不会从and门传播出去的，会被clk2的高电平屏蔽掉吧。

bsbs525 · 发表于 2013-7-5 13:23:35

set_clock_gating_check??

教父 · 发表于 2013-7-5 15:36:13

综合的时候设置 set_clock_gating_check -setup $setup_time -hold $hold_time

liuyangqwin2 · 发表于 2013-7-5 16:30:42

回复 4# sjtusonic

AND的亚稳态怎么会被高电平屏蔽啊？低电平才能屏蔽吧。

sjtusonic · 发表于 2013-7-5 17:19:04

回复 7# liuyangqwin2

哦，确实不能屏蔽。。。

liuyangqwin2 · 发表于 2013-7-5 21:25:19

回复 6# 教父

门控时钟的建立时间和保持时间只是使能信号对锁存器的建立时间和保持时间吧，对于这个结构，产生使能信号触发器F1的时钟是clk1，而锁存器L1的时钟是clk2，这
两个时钟是异步的。
是不是这两个时钟之间定义false，然后再想办法处理L1的亚稳态问题。
还是说，不管异步时钟的问题，只有设置了您所说的约束，就可以了？？？

不知对否，望指导。

liuyangqwin2 · 发表于 2013-7-6 08:53:55

因为异步时钟而导致L1出现亚稳态，怎么办啊？还是因为什么原因不用考虑这个问题？

[讨论] 异步时钟门控时钟

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

浏览过的版块

站长推荐 /1

[讨论] 异步时钟 门控时钟

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

浏览过的版块

站长推荐 /1

[讨论] 异步时钟门控时钟