多时钟端口的数字模块DC综合疑问

陈涛

综合时，可以不管hold，如果为了验证sdc是否正确，可以把setup和hold的timing report贴出来

菜鸟ASIC

回复 11# 陈涛


    斑竹，我也了解综合的时候可以不用管hold，但hold违例太大了我就有点担心后面的操作了，不知道哪儿命令设置得太不合理导致的。以下是我的命令跟setup和hold的报告，报告有点长。麻烦斑竹耐心瞧瞧，给点指导。

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Report : timing
        -path full
        -delay max
        -max_paths 1
Design : adpll
Version: B-2008.09
Date   : Tue Jul  2 10:14:30 2013
****************************************
Operating Conditions: slow   Library: slow
Wire Load Model Mode: top
  Startpoint: tdc/d1/out_reg[0]
              (rising edge-triggered flip-flop clocked by tap31)
  Endpoint: two_R/D_reg[0]
            (rising edge-triggered flip-flop clocked by ref)
  Path Group: ref
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap31 (rise edge)                 99.69      99.69
  clock network delay (ideal)              0.00      99.69
  tdc/d1/out_reg[0]/CK (DFFRHQX4)          0.00      99.69 r
  tdc/d1/out_reg[0]/Q (DFFRHQX4)           0.29      99.98 r
  tdc/d1/out[0] (six_bit_counter)          0.00      99.98 r
  tdc/out[0] (tdc)                         0.00      99.98 r
  two_R/x_in[0] (two_R)                    0.00      99.98 r
  two_R/D_reg[0]/D (DFFRXL)                0.00      99.98 r
  data arrival time                                  99.98
  clock ref (rise edge)                  100.00     100.00
  clock network delay (ideal)              2.00     102.00
  clock uncertainty                       -2.00     100.00
  two_R/D_reg[0]/CK (DFFRXL)               0.00     100.00 r
  library setup time                      -0.04      99.96
  data required time                                 99.96
  -----------------------------------------------------------
  data required time                                 99.96
  data arrival time                                 -99.98
  -----------------------------------------------------------
  slack (VIOLATED)                                   -0.01

  Startpoint: tdc/u1/q_reg
              (rising edge-triggered flip-flop clocked by tap1)
  Endpoint: tdc/g0/E_reg
            (rising edge-triggered flip-flop clocked by tap0')
  Path Group: tap0
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap1 (rise edge)                   0.31       0.31
  clock network delay (ideal)              0.00       0.31
  tdc/u1/q_reg/CK (DFFRXL)                 0.00       0.31 r
  tdc/u1/q_reg/QN (DFFRXL)                 0.45       0.76 f
  tdc/u1/U3/Y (INVX1)                      0.86       1.62 r
  tdc/u1/q (dff_30)                        0.00       1.62 r
  tdc/g0/in2 (sce_31)                      0.00       1.62 r
  tdc/g0/U11/Y (NOR2XL)                    0.44       2.06 f
  tdc/g0/U5/Y (NAND2X1)                    0.36       2.43 r
  tdc/g0/U4/Y (XNOR2X1)                    0.20       2.63 f
  tdc/g0/E_reg/D (DFFRHQXL)                0.00       2.63 f
  data arrival time                                   2.63
  clock tap0' (rise edge)                  5.00       5.00
  clock network delay (ideal)              0.00       5.00
  tdc/g0/E_reg/CK (DFFRHQXL)               0.00       5.00 r
  library setup time                      -0.13       4.87
  data required time                                  4.87
  -----------------------------------------------------------
  data required time                                  4.87
  data arrival time                                  -2.63
  -----------------------------------------------------------
  slack (MET)                                         2.24

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u1/q_reg
            (rising edge-triggered flip-flop clocked by tap1)
  Path Group: tap1
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.13       2.36 f
  pfd/phase (pfd)                          0.00       2.36 f
  tdc/phase (tdc)                          0.00       2.36 f
  tdc/U5/Y (BUFX20)                        0.11       2.48 f
  tdc/u1/d (dff_30)                        0.00       2.48 f
  tdc/u1/q_reg/D (DFFRXL)                  0.00       2.48 f
  data arrival time                                   2.48
  clock tap1 (rise edge)                   0.31       0.31
  clock network delay (ideal)              0.00       0.31
  tdc/u1/q_reg/CK (DFFRXL)                 0.00       0.31 r
  library setup time                      -0.06       0.25
  data required time                                  0.25
  -----------------------------------------------------------
  data required time                                  0.25
  data arrival time                                  -2.48
  -----------------------------------------------------------
  slack (VIOLATED)                                   -2.22

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u2/q_reg
            (rising edge-triggered flip-flop clocked by tap2)
  Path Group: tap2
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.13       2.36 f
  pfd/phase (pfd)                          0.00       2.36 f
  tdc/phase (tdc)                          0.00       2.36 f
  tdc/U5/Y (BUFX20)                        0.11       2.48 f
  tdc/u2/d (dff_29)                        0.00       2.48 f
  tdc/u2/q_reg/D (DFFRXL)                  0.00       2.48 f
  data arrival time                                   2.48
  clock tap2 (rise edge)                   0.62       0.62
  clock network delay (ideal)              0.00       0.62
  tdc/u2/q_reg/CK (DFFRXL)                 0.00       0.62 r
  library setup time                      -0.06       0.56
  data required time                                  0.56
  -----------------------------------------------------------
  data required time                                  0.56
  data arrival time                                  -2.48
  -----------------------------------------------------------
  slack (VIOLATED)                                   -1.91

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u3/q_reg
            (rising edge-triggered flip-flop clocked by tap3)
  Path Group: tap3
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.13       2.36 f
  pfd/phase (pfd)                          0.00       2.36 f
  tdc/phase (tdc)                          0.00       2.36 f
  tdc/U5/Y (BUFX20)                        0.11       2.48 f
  tdc/u3/d (dff_28)                        0.00       2.48 f
  tdc/u3/q_reg/D (DFFRXL)                  0.00       2.48 f
  data arrival time                                   2.48
  clock tap3 (rise edge)                   0.94       0.94
  clock network delay (ideal)              0.00       0.94
  tdc/u3/q_reg/CK (DFFRXL)                 0.00       0.94 r
  library setup time                      -0.06       0.88
  data required time                                  0.88
  -----------------------------------------------------------
  data required time                                  0.88
  data arrival time                                  -2.48
  -----------------------------------------------------------
  slack (VIOLATED)                                   -1.60

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u4/q_reg
            (rising edge-triggered flip-flop clocked by tap4)
  Path Group: tap4
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.13       2.36 f
  pfd/phase (pfd)                          0.00       2.36 f
  tdc/phase (tdc)                          0.00       2.36 f
  tdc/U5/Y (BUFX20)                        0.11       2.48 f
  tdc/u4/d (dff_27)                        0.00       2.48 f
  tdc/u4/q_reg/D (DFFRXL)                  0.00       2.48 f
  data arrival time                                   2.48
  clock tap4 (rise edge)                   1.25       1.25
  clock network delay (ideal)              0.00       1.25
  tdc/u4/q_reg/CK (DFFRXL)                 0.00       1.25 r
  library setup time                      -0.06       1.19
  data required time                                  1.19
  -----------------------------------------------------------
  data required time                                  1.19
  data arrival time                                  -2.48
  -----------------------------------------------------------
  slack (VIOLATED)                                   -1.29

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u5/q_reg
            (rising edge-triggered flip-flop clocked by tap5)
  Path Group: tap5
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.13       2.36 f
  pfd/phase (pfd)                          0.00       2.36 f
  tdc/phase (tdc)                          0.00       2.36 f
  tdc/U5/Y (BUFX20)                        0.11       2.48 f
  tdc/u5/d (dff_26)                        0.00       2.48 f
  tdc/u5/q_reg/D (DFFRXL)                  0.00       2.48 f
  data arrival time                                   2.48
  clock tap5 (rise edge)                   1.56       1.56
  clock network delay (ideal)              0.00       1.56
  tdc/u5/q_reg/CK (DFFRXL)                 0.00       1.56 r
  library setup time                      -0.06       1.50
  data required time                                  1.50
  -----------------------------------------------------------
  data required time                                  1.50
  data arrival time                                  -2.48
  -----------------------------------------------------------
  slack (VIOLATED)                                   -0.97

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u6/q_reg
            (rising edge-triggered flip-flop clocked by tap6)
  Path Group: tap6
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.13       2.36 f
  pfd/phase (pfd)                          0.00       2.36 f
  tdc/phase (tdc)                          0.00       2.36 f
  tdc/U5/Y (BUFX20)                        0.11       2.48 f
  tdc/u6/d (dff_25)                        0.00       2.48 f
  tdc/u6/q_reg/D (DFFRXL)                  0.00       2.48 f
  data arrival time                                   2.48
  clock tap6 (rise edge)                   1.88       1.88
  clock network delay (ideal)              0.00       1.88
  tdc/u6/q_reg/CK (DFFRXL)                 0.00       1.88 r
  library setup time                      -0.06       1.81
  data required time                                  1.81
  -----------------------------------------------------------
  data required time                                  1.81
  data arrival time                                  -2.48
  -----------------------------------------------------------
  slack (VIOLATED)                                   -0.66

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u7/q_reg
            (rising edge-triggered flip-flop clocked by tap7)
  Path Group: tap7
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.13       2.36 f
  pfd/phase (pfd)                          0.00       2.36 f
  tdc/phase (tdc)                          0.00       2.36 f
  tdc/U5/Y (BUFX20)                        0.11       2.48 f
  tdc/u7/d (dff_24)                        0.00       2.48 f
  tdc/u7/q_reg/D (DFFRXL)                  0.00       2.48 f
  data arrival time                                   2.48
  clock tap7 (rise edge)                   2.19       2.19
  clock network delay (ideal)              0.00       2.19
  tdc/u7/q_reg/CK (DFFRXL)                 0.00       2.19 r
  library setup time                      -0.06       2.13
  data required time                                  2.13
  -----------------------------------------------------------
  data required time                                  2.13
  data arrival time                                  -2.48
  -----------------------------------------------------------
  slack (VIOLATED)                                   -0.35

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u8/q_reg
            (rising edge-triggered flip-flop clocked by tap8)
  Path Group: tap8
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.13       2.36 f
  pfd/phase (pfd)                          0.00       2.36 f
  tdc/phase (tdc)                          0.00       2.36 f
  tdc/U5/Y (BUFX20)                        0.11       2.48 f
  tdc/u8/d (dff_23)                        0.00       2.48 f
  tdc/u8/q_reg/D (DFFRXL)                  0.00       2.48 f
  data arrival time                                   2.48
  clock tap8 (rise edge)                   2.50       2.50
  clock network delay (ideal)              0.00       2.50
  tdc/u8/q_reg/CK (DFFRXL)                 0.00       2.50 r
  library setup time                      -0.06       2.44
  data required time                                  2.44
  -----------------------------------------------------------
  data required time                                  2.44
  data arrival time                                  -2.48
  -----------------------------------------------------------
  slack (VIOLATED)                                   -0.04

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u9/q_reg
            (rising edge-triggered flip-flop clocked by tap9)
  Path Group: tap9
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.11       2.34 r
  pfd/phase (pfd)                          0.00       2.34 r
  tdc/phase (tdc)                          0.00       2.34 r
  tdc/U5/Y (BUFX20)                        0.12       2.45 r
  tdc/U1/Y (CLKINVX2)                      0.16       2.61 f
  tdc/U3/Y (INVX8)                         0.14       2.75 r
  tdc/u9/d (dff_22)                        0.00       2.75 r
  tdc/u9/q_reg/D (DFFRX1)                  0.00       2.75 r
  data arrival time                                   2.75
  clock tap9 (rise edge)                   2.81       2.81
  clock network delay (ideal)              0.00       2.81
  tdc/u9/q_reg/CK (DFFRX1)                 0.00       2.81 r
  library setup time                      -0.06       2.76
  data required time                                  2.76
  -----------------------------------------------------------
  data required time                                  2.76
  data arrival time                                  -2.75
  -----------------------------------------------------------
  slack (MET)                                         0.00

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u10/q_reg
            (rising edge-triggered flip-flop clocked by tap10)
  Path Group: tap10
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.13       2.36 f
  pfd/phase (pfd)                          0.00       2.36 f
  tdc/phase (tdc)                          0.00       2.36 f
  tdc/U5/Y (BUFX20)                        0.11       2.48 f
  tdc/U1/Y (CLKINVX2)                      0.13       2.61 r
  tdc/U3/Y (INVX8)                         0.09       2.69 f
  tdc/u10/d (dff_21)                       0.00       2.69 f
  tdc/u10/q_reg/D (DFFRHQX1)               0.00       2.69 f
  data arrival time                                   2.69
  clock tap10 (rise edge)                  3.12       3.12
  clock network delay (ideal)              0.00       3.12
  tdc/u10/q_reg/CK (DFFRHQX1)              0.00       3.12 r
  library setup time                      -0.17       2.95
  data required time                                  2.95
  -----------------------------------------------------------
  data required time                                  2.95
  data arrival time                                  -2.69
  -----------------------------------------------------------
  slack (MET)                                         0.26

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u11/q_reg
            (rising edge-triggered flip-flop clocked by tap11)
  Path Group: tap11
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.13       2.36 f
  pfd/phase (pfd)                          0.00       2.36 f
  tdc/phase (tdc)                          0.00       2.36 f
  tdc/U5/Y (BUFX20)                        0.11       2.48 f
  tdc/U1/Y (CLKINVX2)                      0.13       2.61 r
  tdc/U3/Y (INVX8)                         0.09       2.69 f
  tdc/U2/Y (BUFX20)                        0.14       2.83 f
  tdc/u11/d (dff_20)                       0.00       2.83 f
  tdc/u11/q_reg/D (DFFRHQX1)               0.00       2.83 f
  data arrival time                                   2.83
  clock tap11 (rise edge)                  3.44       3.44
  clock network delay (ideal)              0.00       3.44
  tdc/u11/q_reg/CK (DFFRHQX1)              0.00       3.44 r
  library setup time                      -0.17       3.27
  data required time                                  3.27
  -----------------------------------------------------------
  data required time                                  3.27
  data arrival time                                  -2.83
  -----------------------------------------------------------
  slack (MET)                                         0.44

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u12/q_reg
            (rising edge-triggered flip-flop clocked by tap12)
  Path Group: tap12
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.13       2.36 f
  pfd/phase (pfd)                          0.00       2.36 f
  tdc/phase (tdc)                          0.00       2.36 f
  tdc/U5/Y (BUFX20)                        0.11       2.48 f
  tdc/U1/Y (CLKINVX2)                      0.13       2.61 r
  tdc/U3/Y (INVX8)                         0.09       2.69 f
  tdc/U2/Y (BUFX20)                        0.14       2.83 f
  tdc/u12/d (dff_19)                       0.00       2.83 f
  tdc/u12/q_reg/D (DFFRHQX1)               0.00       2.83 f
  data arrival time                                   2.83
  clock tap12 (rise edge)                  3.75       3.75
  clock network delay (ideal)              0.00       3.75
  tdc/u12/q_reg/CK (DFFRHQX1)              0.00       3.75 r
  library setup time                      -0.17       3.58
  data required time                                  3.58
  -----------------------------------------------------------
  data required time                                  3.58
  data arrival time                                  -2.83
  -----------------------------------------------------------
  slack (MET)                                         0.75

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u13/q_reg
            (rising edge-triggered flip-flop clocked by tap13)
  Path Group: tap13
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.11       2.34 r
  pfd/phase (pfd)                          0.00       2.34 r
  tdc/phase (tdc)                          0.00       2.34 r
  tdc/U5/Y (BUFX20)                        0.12       2.45 r
  tdc/U1/Y (CLKINVX2)                      0.16       2.61 f
  tdc/U3/Y (INVX8)                         0.14       2.75 r
  tdc/U4/Y (BUFX3)                         0.62       3.38 r
  tdc/u13/d (dff_18)                       0.00       3.38 r
  tdc/u13/q_reg/D (DFFRHQX1)               0.00       3.38 r
  data arrival time                                   3.38
  clock tap13 (rise edge)                  4.06       4.06
  clock network delay (ideal)              0.00       4.06
  tdc/u13/q_reg/CK (DFFRHQX1)              0.00       4.06 r
  library setup time                      -0.07       3.99
  data required time                                  3.99
  -----------------------------------------------------------
  data required time                                  3.99
  data arrival time                                  -3.38
  -----------------------------------------------------------
  slack (MET)                                         0.61

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u14/q_reg
            (rising edge-triggered flip-flop clocked by tap14)
  Path Group: tap14
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.11       2.34 r
  pfd/phase (pfd)                          0.00       2.34 r
  tdc/phase (tdc)                          0.00       2.34 r
  tdc/U5/Y (BUFX20)                        0.12       2.45 r
  tdc/U1/Y (CLKINVX2)                      0.16       2.61 f
  tdc/U3/Y (INVX8)                         0.14       2.75 r
  tdc/U4/Y (BUFX3)                         0.62       3.38 r
  tdc/u14/d (dff_17)                       0.00       3.38 r
  tdc/u14/q_reg/D (DFFRHQX1)               0.00       3.38 r
  data arrival time                                   3.38
  clock tap14 (rise edge)                  4.38       4.38
  clock network delay (ideal)              0.00       4.38
  tdc/u14/q_reg/CK (DFFRHQX1)              0.00       4.38 r
  library setup time                      -0.07       4.30
  data required time                                  4.30
  -----------------------------------------------------------
  data required time                                  4.30
  data arrival time                                  -3.38
  -----------------------------------------------------------
  slack (MET)                                         0.93

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u15/q_reg
            (rising edge-triggered flip-flop clocked by tap15)
  Path Group: tap15
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.13       2.36 f
  pfd/phase (pfd)                          0.00       2.36 f
  tdc/phase (tdc)                          0.00       2.36 f
  tdc/U5/Y (BUFX20)                        0.11       2.48 f
  tdc/U1/Y (CLKINVX2)                      0.13       2.61 r
  tdc/U3/Y (INVX8)                         0.09       2.69 f
  tdc/U2/Y (BUFX20)                        0.14       2.83 f
  tdc/u15/d (dff_16)                       0.00       2.83 f
  tdc/u15/q_reg/D (DFFRHQX1)               0.00       2.83 f
  data arrival time                                   2.83
  clock tap15 (rise edge)                  4.69       4.69
  clock network delay (ideal)              0.00       4.69
  tdc/u15/q_reg/CK (DFFRHQX1)              0.00       4.69 r
  library setup time                      -0.17       4.52
  data required time                                  4.52
  -----------------------------------------------------------
  data required time                                  4.52
  data arrival time                                  -2.83
  -----------------------------------------------------------
  slack (MET)                                         1.69

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u16/q_reg
            (rising edge-triggered flip-flop clocked by tap16)
  Path Group: tap16
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.13       2.36 f
  pfd/phase (pfd)                          0.00       2.36 f
  tdc/phase (tdc)                          0.00       2.36 f
  tdc/U5/Y (BUFX20)                        0.11       2.48 f
  tdc/U1/Y (CLKINVX2)                      0.13       2.61 r
  tdc/U3/Y (INVX8)                         0.09       2.69 f
  tdc/U2/Y (BUFX20)                        0.14       2.83 f
  tdc/u16/d (dff_15)                       0.00       2.83 f
  tdc/u16/q_reg/D (DFFRHQX1)               0.00       2.83 f
  data arrival time                                   2.83
  clock tap16 (rise edge)                  5.00       5.00
  clock network delay (ideal)              0.00       5.00
  tdc/u16/q_reg/CK (DFFRHQX1)              0.00       5.00 r
  library setup time                      -0.17       4.83
  data required time                                  4.83
  -----------------------------------------------------------
  data required time                                  4.83
  data arrival time                                  -2.83
  -----------------------------------------------------------
  slack (MET)                                         2.00

  Startpoint: tdc/u18/q_reg
              (rising edge-triggered flip-flop clocked by tap18)
  Endpoint: tdc/g17/E_reg
            (rising edge-triggered flip-flop clocked by tap17')
  Path Group: tap17
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap18 (rise edge)                  5.62       5.62
  clock network delay (ideal)              0.00       5.62
  tdc/u18/q_reg/CK (DFFRHQX1)              0.00       5.62 r
  tdc/u18/q_reg/Q (DFFRHQX1)               1.32       6.94 r
  tdc/u18/q (dff_13)                       0.00       6.94 r
  tdc/g17/in2 (sce_14)                     0.00       6.94 r
  tdc/g17/U4/Y (NOR2X1)                    0.35       7.29 f
  tdc/g17/U14/Y (NAND2X1)                  0.34       7.63 r
  tdc/g17/U7/Y (XNOR2X1)                   0.20       7.83 f
  tdc/g17/E_reg/D (DFFRHQX1)               0.00       7.83 f
  data arrival time                                   7.83
  clock tap17' (rise edge)                10.31      10.31
  clock network delay (ideal)              0.00      10.31
  tdc/g17/E_reg/CK (DFFRHQX1)              0.00      10.31 r
  library setup time                      -0.18      10.13
  data required time                                 10.13
  -----------------------------------------------------------
  data required time                                 10.13
  data arrival time                                  -7.83
  -----------------------------------------------------------
  slack (MET)                                         2.30

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: tdc/u18/q_reg
            (rising edge-triggered flip-flop clocked by tap18)
  Path Group: tap18
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              2.00       2.00
  pfd/Q1_reg/CK (DFFRHQX4)                 0.00       2.00 r
  pfd/Q1_reg/Q (DFFRHQX4)                  0.23       2.23 r
  pfd/U5/Y (XNOR2X4)                       0.11       2.34 r
  pfd/phase (pfd)                          0.00       2.34 r
  tdc/phase (tdc)                          0.00       2.34 r
  tdc/U5/Y (BUFX20)                        0.12       2.45 r
  tdc/U1/Y (CLKINVX2)                      0.16       2.61 f
  tdc/U3/Y (INVX8)                         0.14       2.75 r
  tdc/U4/Y (BUFX3)                         0.62       3.38 r
  tdc/u18/d (dff_13)                       0.00       3.38 r
  tdc/u18/q_reg/D (DFFRHQX1)               0.00       3.38 r
  data arrival time                                   3.38
  clock tap18 (rise edge)                  5.62       5.62
  clock network delay (ideal)              0.00       5.62
  tdc/u18/q_reg/CK (DFFRHQX1)              0.00       5.62 r
  library setup time                      -0.07       5.55
  data required time                                  5.55
  -----------------------------------------------------------
  data required time                                  5.55
  data arrival time                                  -3.38
  -----------------------------------------------------------
  slack (MET)                                         2.18

  Startpoint: tdc/u20/q_reg
              (rising edge-triggered flip-flop clocked by tap20)
  Endpoint: tdc/g19/E_reg
            (rising edge-triggered flip-flop clocked by tap19')
  Path Group: tap19
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap20 (rise edge)                  6.25       6.25
  clock network delay (ideal)              0.00       6.25
  tdc/u20/q_reg/CK (DFFRHQX1)              0.00       6.25 r
  tdc/u20/q_reg/Q (DFFRHQX1)               1.32       7.57 r
  tdc/u20/q (dff_11)                       0.00       7.57 r
  tdc/g19/in2 (sce_12)                     0.00       7.57 r
  tdc/g19/U5/Y (NOR2X1)                    0.35       7.91 f
  tdc/g19/U7/Y (NAND2X1)                   0.34       8.26 r
  tdc/g19/U6/Y (XNOR2X1)                   0.20       8.46 f
  tdc/g19/E_reg/D (DFFRHQX1)               0.00       8.46 f
  data arrival time                                   8.46
  clock tap19' (rise edge)                10.94      10.94
  clock network delay (ideal)              0.00      10.94
  tdc/g19/E_reg/CK (DFFRHQX1)              0.00      10.94 r
  library setup time                      -0.18      10.76
  data required time                                 10.76
  -----------------------------------------------------------
  data required time                                 10.76
  data arrival time                                  -8.46
  -----------------------------------------------------------
  slack (MET)                                         2.30

  Startpoint: tdc/u21/q_reg
              (rising edge-triggered flip-flop clocked by tap21)
  Endpoint: tdc/g20/E_reg
            (rising edge-triggered flip-flop clocked by tap20')
  Path Group: tap20
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap21 (rise edge)                  6.56       6.56
  clock network delay (ideal)              0.00       6.56
  tdc/u21/q_reg/CK (DFFRHQX1)              0.00       6.56 r
  tdc/u21/q_reg/Q (DFFRHQX1)               1.32       7.88 r
  tdc/u21/q (dff_10)                       0.00       7.88 r
  tdc/g20/in2 (sce_11)                     0.00       7.88 r
  tdc/g20/U5/Y (NOR2X1)                    0.35       8.23 f
  tdc/g20/U7/Y (NAND2X1)                   0.34       8.57 r
  tdc/g20/U6/Y (XNOR2X1)                   0.20       8.77 f
  tdc/g20/E_reg/D (DFFRHQX1)               0.00       8.77 f
  data arrival time                                   8.77
  clock tap20' (rise edge)                11.25      11.25
  clock network delay (ideal)              0.00      11.25
  tdc/g20/E_reg/CK (DFFRHQX1)              0.00      11.25 r
  library setup time                      -0.18      11.07
  data required time                                 11.07
  -----------------------------------------------------------
  data required time                                 11.07
  data arrival time                                  -8.77
  -----------------------------------------------------------
  slack (MET)                                         2.30

  Startpoint: tdc/u22/q_reg
              (rising edge-triggered flip-flop clocked by tap22)
  Endpoint: tdc/g21/E_reg
            (rising edge-triggered flip-flop clocked by tap21')
  Path Group: tap21
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap22 (rise edge)                  6.88       6.88
  clock network delay (ideal)              0.00       6.88
  tdc/u22/q_reg/CK (DFFRHQX1)              0.00       6.88 r
  tdc/u22/q_reg/Q (DFFRHQX1)               1.32       8.19 r
  tdc/u22/q (dff_9)                        0.00       8.19 r
  tdc/g21/in2 (sce_10)                     0.00       8.19 r
  tdc/g21/U5/Y (NOR2X1)                    0.35       8.54 f
  tdc/g21/U7/Y (NAND2X1)                   0.34       8.88 r
  tdc/g21/U6/Y (XNOR2X1)                   0.20       9.08 f
  tdc/g21/E_reg/D (DFFRHQX1)               0.00       9.08 f
  data arrival time                                   9.08
  clock tap21' (rise edge)                11.56      11.56
  clock network delay (ideal)              0.00      11.56
  tdc/g21/E_reg/CK (DFFRHQX1)              0.00      11.56 r
  library setup time                      -0.18      11.38
  data required time                                 11.38
  -----------------------------------------------------------
  data required time                                 11.38
  data arrival time                                  -9.08
  -----------------------------------------------------------
  slack (MET)                                         2.30

  Startpoint: tdc/u23/q_reg
              (rising edge-triggered flip-flop clocked by tap23)
  Endpoint: tdc/g22/E_reg
            (rising edge-triggered flip-flop clocked by tap22')
  Path Group: tap22
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap23 (rise edge)                  7.19       7.19
  clock network delay (ideal)              0.00       7.19
  tdc/u23/q_reg/CK (DFFRHQX1)              0.00       7.19 r
  tdc/u23/q_reg/Q (DFFRHQX1)               1.32       8.51 r
  tdc/u23/q (dff_8)                        0.00       8.51 r
  tdc/g22/in2 (sce_9)                      0.00       8.51 r
  tdc/g22/U5/Y (NOR2X1)                    0.35       8.85 f
  tdc/g22/U7/Y (NAND2X1)                   0.34       9.20 r
  tdc/g22/U6/Y (XNOR2X1)                   0.20       9.39 f
  tdc/g22/E_reg/D (DFFRHQX1)               0.00       9.39 f
  data arrival time                                   9.39
  clock tap22' (rise edge)                11.88      11.88
  clock network delay (ideal)              0.00      11.88
  tdc/g22/E_reg/CK (DFFRHQX1)              0.00      11.88 r
  library setup time                      -0.18      11.69
  data required time                                 11.69
  -----------------------------------------------------------
  data required time                                 11.69
  data arrival time                                  -9.39
  -----------------------------------------------------------
  slack (MET)                                         2.30

  Startpoint: tdc/u24/q_reg
              (rising edge-triggered flip-flop clocked by tap24)
  Endpoint: tdc/g23/E_reg
            (rising edge-triggered flip-flop clocked by tap23')
  Path Group: tap23
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap24 (rise edge)                  7.50       7.50
  clock network delay (ideal)              0.00       7.50
  tdc/u24/q_reg/CK (DFFRHQX1)              0.00       7.50 r
  tdc/u24/q_reg/Q (DFFRHQX1)               1.32       8.82 r
  tdc/u24/q (dff_7)                        0.00       8.82 r
  tdc/g23/in2 (sce_8)                      0.00       8.82 r
  tdc/g23/U9/Y (NOR2X1)                    0.35       9.16 f
  tdc/g23/U11/Y (NAND2X1)                  0.34       9.51 r
  tdc/g23/U10/Y (XNOR2X1)                  0.20       9.71 f
  tdc/g23/E_reg/D (DFFRHQX1)               0.00       9.71 f
  data arrival time                                   9.71
  clock tap23' (rise edge)                12.72      12.72
  clock network delay (ideal)              0.00      12.72
  tdc/g23/E_reg/CK (DFFRHQX1)              0.00      12.72 r
  library setup time                      -0.18      12.54
  data required time                                 12.54
  -----------------------------------------------------------
  data required time                                 12.54
  data arrival time                                  -9.71
  -----------------------------------------------------------
  slack (MET)                                         2.83

  Startpoint: tdc/u25/q_reg
              (rising edge-triggered flip-flop clocked by tap25)
  Endpoint: tdc/g24/E_reg
            (rising edge-triggered flip-flop clocked by tap24')
  Path Group: tap24
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap25 (rise edge)                  7.81       7.81
  clock network delay (ideal)              0.00       7.81
  tdc/u25/q_reg/CK (DFFRHQX1)              0.00       7.81 r
  tdc/u25/q_reg/Q (DFFRHQX1)               1.32       9.13 r
  tdc/u25/q (dff_6)                        0.00       9.13 r
  tdc/g24/in2 (sce_7)                      0.00       9.13 r
  tdc/g24/U5/Y (NOR2X1)                    0.35       9.48 f
  tdc/g24/U7/Y (NAND2X1)                   0.34       9.82 r
  tdc/g24/U6/Y (XNOR2X1)                   0.20      10.02 f
  tdc/g24/E_reg/D (DFFRHQX1)               0.00      10.02 f
  data arrival time                                  10.02
  clock tap24' (rise edge)                12.50      12.50
  clock network delay (ideal)              0.00      12.50
  tdc/g24/E_reg/CK (DFFRHQX1)              0.00      12.50 r
  library setup time                      -0.18      12.32
  data required time                                 12.32
  -----------------------------------------------------------
  data required time                                 12.32
  data arrival time                                 -10.02
  -----------------------------------------------------------
  slack (MET)                                         2.30

  Startpoint: tdc/u26/q_reg
              (rising edge-triggered flip-flop clocked by tap26)
  Endpoint: tdc/g25/E_reg
            (rising edge-triggered flip-flop clocked by tap25')
  Path Group: tap25
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap26 (rise edge)                  8.12       8.12
  clock network delay (ideal)              0.00       8.12
  tdc/u26/q_reg/CK (DFFRHQX1)              0.00       8.12 r
  tdc/u26/q_reg/Q (DFFRHQX1)               1.32       9.44 r
  tdc/u26/q (dff_5)                        0.00       9.44 r
  tdc/g25/in2 (sce_6)                      0.00       9.44 r
  tdc/g25/U5/Y (NOR2X1)                    0.35       9.79 f
  tdc/g25/U7/Y (NAND2X1)                   0.34      10.13 r
  tdc/g25/U6/Y (XNOR2X1)                   0.20      10.33 f
  tdc/g25/E_reg/D (DFFRHQX1)               0.00      10.33 f
  data arrival time                                  10.33
  clock tap25' (rise edge)                12.81      12.81
  clock network delay (ideal)              0.00      12.81
  tdc/g25/E_reg/CK (DFFRHQX1)              0.00      12.81 r
  library setup time                      -0.18      12.63
  data required time                                 12.63
  -----------------------------------------------------------
  data required time                                 12.63
  data arrival time                                 -10.33
  -----------------------------------------------------------
  slack (MET)                                         2.30

  Startpoint: tdc/u27/q_reg
              (rising edge-triggered flip-flop clocked by tap27)
  Endpoint: tdc/g26/E_reg
            (rising edge-triggered flip-flop clocked by tap26')
  Path Group: tap26
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap27 (rise edge)                  8.44       8.44
  clock network delay (ideal)              0.00       8.44
  tdc/u27/q_reg/CK (DFFRHQX1)              0.00       8.44 r
  tdc/u27/q_reg/Q (DFFRHQX1)               1.32       9.76 r
  tdc/u27/q (dff_4)                        0.00       9.76 r
  tdc/g26/in2 (sce_5)                      0.00       9.76 r
  tdc/g26/U5/Y (NOR2X1)                    0.35      10.10 f
  tdc/g26/U7/Y (NAND2X1)                   0.34      10.45 r
  tdc/g26/U6/Y (XNOR2X1)                   0.20      10.64 f
  tdc/g26/E_reg/D (DFFRHQX1)               0.00      10.64 f
  data arrival time                                  10.64
  clock tap26' (rise edge)                13.12      13.12
  clock network delay (ideal)              0.00      13.12
  tdc/g26/E_reg/CK (DFFRHQX1)              0.00      13.12 r
  library setup time                      -0.18      12.94
  data required time                                 12.94
  -----------------------------------------------------------
  data required time                                 12.94
  data arrival time                                 -10.64
  -----------------------------------------------------------
  slack (MET)                                         2.30

  Startpoint: tdc/u28/q_reg
              (rising edge-triggered flip-flop clocked by tap28)
  Endpoint: tdc/g27/E_reg
            (rising edge-triggered flip-flop clocked by tap27')
  Path Group: tap27
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap28 (rise edge)                  8.75       8.75
  clock network delay (ideal)              0.00       8.75
  tdc/u28/q_reg/CK (DFFRHQX1)              0.00       8.75 r
  tdc/u28/q_reg/Q (DFFRHQX1)               1.32      10.07 r
  tdc/u28/q (dff_3)                        0.00      10.07 r
  tdc/g27/in2 (sce_4)                      0.00      10.07 r
  tdc/g27/U5/Y (NOR2X1)                    0.35      10.41 f
  tdc/g27/U7/Y (NAND2X1)                   0.34      10.76 r
  tdc/g27/U6/Y (XNOR2X1)                   0.20      10.96 f
  tdc/g27/E_reg/D (DFFRHQX1)               0.00      10.96 f
  data arrival time                                  10.96
  clock tap27' (rise edge)                13.44      13.44
  clock network delay (ideal)              0.00      13.44
  tdc/g27/E_reg/CK (DFFRHQX1)              0.00      13.44 r
  library setup time                      -0.18      13.26
  data required time                                 13.26
  -----------------------------------------------------------
  data required time                                 13.26
  data arrival time                                 -10.96
  -----------------------------------------------------------
  slack (MET)                                         2.30

  Startpoint: tdc/u29/q_reg
              (rising edge-triggered flip-flop clocked by tap29)
  Endpoint: tdc/g28/E_reg
            (rising edge-triggered flip-flop clocked by tap28')
  Path Group: tap28
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap29 (rise edge)                  9.06       9.06
  clock network delay (ideal)              0.00       9.06
  tdc/u29/q_reg/CK (DFFRHQX1)              0.00       9.06 r
  tdc/u29/q_reg/Q (DFFRHQX1)               1.32      10.38 r
  tdc/u29/q (dff_2)                        0.00      10.38 r
  tdc/g28/in2 (sce_3)                      0.00      10.38 r
  tdc/g28/U5/Y (NOR2X1)                    0.35      10.73 f
  tdc/g28/U7/Y (NAND2X1)                   0.34      11.07 r
  tdc/g28/U6/Y (XNOR2X1)                   0.20      11.27 f
  tdc/g28/E_reg/D (DFFRHQX1)               0.00      11.27 f
  data arrival time                                  11.27
  clock tap28' (rise edge)                13.75      13.75
  clock network delay (ideal)              0.00      13.75
  tdc/g28/E_reg/CK (DFFRHQX1)              0.00      13.75 r
  library setup time                      -0.18      13.57
  data required time                                 13.57
  -----------------------------------------------------------
  data required time                                 13.57
  data arrival time                                 -11.27
  -----------------------------------------------------------
  slack (MET)                                         2.30

  Startpoint: tdc/u30/q_reg
              (rising edge-triggered flip-flop clocked by tap30)
  Endpoint: tdc/g29/E_reg
            (rising edge-triggered flip-flop clocked by tap29')
  Path Group: tap29
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap30 (rise edge)                  9.38       9.38
  clock network delay (ideal)              0.00       9.38
  tdc/u30/q_reg/CK (DFFRHQX1)              0.00       9.38 r
  tdc/u30/q_reg/Q (DFFRHQX1)               1.32      10.69 r
  tdc/u30/q (dff_1)                        0.00      10.69 r
  tdc/g29/in2 (sce_2)                      0.00      10.69 r
  tdc/g29/U5/Y (NOR2X1)                    0.35      11.04 f
  tdc/g29/U7/Y (NAND2X1)                   0.34      11.38 r
  tdc/g29/U6/Y (XNOR2X1)                   0.20      11.58 f
  tdc/g29/E_reg/D (DFFRHQX1)               0.00      11.58 f
  data arrival time                                  11.58
  clock tap29' (rise edge)                14.06      14.06
  clock network delay (ideal)              0.00      14.06
  tdc/g29/E_reg/CK (DFFRHQX1)              0.00      14.06 r
  library setup time                      -0.18      13.88
  data required time                                 13.88
  -----------------------------------------------------------
  data required time                                 13.88
  data arrival time                                 -11.58
  -----------------------------------------------------------
  slack (MET)                                         2.30

  Startpoint: tdc/u31/q_reg
              (rising edge-triggered flip-flop clocked by tap31)
  Endpoint: tdc/g30/E_reg
            (rising edge-triggered flip-flop clocked by tap30')
  Path Group: tap30
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap31 (rise edge)                  9.69       9.69
  clock network delay (ideal)              0.00       9.69
  tdc/u31/q_reg/CK (DFFRHQX1)              0.00       9.69 r
  tdc/u31/q_reg/Q (DFFRHQX1)               1.32      11.01 r
  tdc/u31/q (dff_0)                        0.00      11.01 r
  tdc/g30/in2 (sce_1)                      0.00      11.01 r
  tdc/g30/U5/Y (NOR2X1)                    0.35      11.35 f
  tdc/g30/U7/Y (NAND2X1)                   0.34      11.70 r
  tdc/g30/U6/Y (XNOR2X1)                   0.20      11.89 f
  tdc/g30/E_reg/D (DFFRHQX1)               0.00      11.89 f
  data arrival time                                  11.89
  clock tap30' (rise edge)                14.38      14.38
  clock network delay (ideal)              0.00      14.38
  tdc/g30/E_reg/CK (DFFRHQX1)              0.00      14.38 r
  library setup time                      -0.18      14.19
  data required time                                 14.19
  -----------------------------------------------------------
  data required time                                 14.19
  data arrival time                                 -11.89
  -----------------------------------------------------------
  slack (MET)                                         2.30

  Startpoint: tdc/u0/q_reg
              (rising edge-triggered flip-flop clocked by tap0)
  Endpoint: tdc/g31/E_reg
            (rising edge-triggered flip-flop clocked by tap31')
  Path Group: tap31
  Path Type: max
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap0 (rise edge)                   0.00       0.00
  clock network delay (ideal)              0.00       0.00
  tdc/u0/q_reg/CK (DFFRHQX1)               0.00       0.00 r
  tdc/u0/q_reg/Q (DFFRHQX1)                1.30       1.30 r
  tdc/u0/q (dff_31)                        0.00       1.30 r
  tdc/g31/in2 (sce_0)                      0.00       1.30 r
  tdc/g31/U5/Y (NOR2X1)                    0.35       1.65 f
  tdc/g31/U7/Y (NAND2X1)                   0.34       1.99 r
  tdc/g31/U6/Y (XNOR2X1)                   0.20       2.19 f
  tdc/g31/E_reg/D (DFFRHQX1)               0.00       2.19 f
  data arrival time                                   2.19
  clock tap31' (rise edge)                 4.69       4.69
  clock network delay (ideal)              0.00       4.69
  tdc/g31/E_reg/CK (DFFRHQX1)              0.00       4.69 r
  library setup time                      -0.18       4.51
  data required time                                  4.51
  -----------------------------------------------------------
  data required time                                  4.51
  data arrival time                                  -2.19
  -----------------------------------------------------------
  slack (MET)                                         2.32

1

菜鸟ASIC

回复 11# 陈涛


    这是hold的报告

****************************************
Report : timing
        -path full
        -delay min
        -max_paths 1
Design : adpll
Version: B-2008.09
Date   : Tue Jul  2 10:41:14 2013
****************************************
Operating Conditions: fast   Library: fast
Wire Load Model Mode: top
  Startpoint: two_R/F_reg[11]
              (rising edge-triggered flip-flop clocked by ref)
  Endpoint: two_R/F_reg[11]
            (rising edge-triggered flip-flop clocked by ref)
  Path Group: ref
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                                   Incr       Path
  --------------------------------------------------------------------------
  clock ref (rise edge)                                   0.00       0.00
  clock network delay (ideal)                             2.00       2.00
  two_R/F_reg[11]/CK (DFFRHQX1)                           0.00       2.00 r
  two_R/F_reg[11]/Q (DFFRHQX1)                            0.22       2.22 f
  two_R/add_26/A[11] (two_R_DW01_add_1)                   0.00       2.22 f
  two_R/add_26/U3/Y (XNOR3X2)                             0.20       2.42 r
  two_R/add_26/U2/Y (CLKINVXL)                            0.18       2.61 f
  two_R/add_26/U22/Y (DLY4X1)                             0.60       3.20 f
  two_R/add_26/U1/Y (DLY4X1)                              0.71       3.92 f
  two_R/add_26/SUM[11] (two_R_DW01_add_1)                 0.00       3.92 f
  two_R/F_reg[11]/D (DFFRHQX1)                            0.00       3.92 f
  data arrival time                                                  3.92
  clock ref (rise edge)                                   0.00       0.00
  clock network delay (ideal)                             2.00       2.00
  clock uncertainty                                       2.00       4.00
  two_R/F_reg[11]/CK (DFFRHQX1)                           0.00       4.00 r
  library hold time                                      -0.09       3.91
  data required time                                                 3.91
  --------------------------------------------------------------------------
  data required time                                                 3.91
  data arrival time                                                 -3.92
  --------------------------------------------------------------------------
  slack (MET)                                                        0.01

  Startpoint: tdc/g0/q1_reg
              (rising edge-triggered flip-flop clocked by tap0')
  Endpoint: tdc/g0/q1_reg
            (rising edge-triggered flip-flop clocked by tap0')
  Path Group: tap0
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap0' (rise edge)                  5.00       5.00
  clock network delay (ideal)              0.00       5.00
  tdc/g0/q1_reg/CK (DFFRHQX1)              0.00       5.00 r
  tdc/g0/q1_reg/Q (DFFRHQX1)               0.33       5.33 f
  tdc/g0/U14/Y (XNOR2X1)                   0.19       5.52 r
  tdc/g0/q1_reg/D (DFFRHQX1)               0.00       5.52 r
  data arrival time                                   5.52
  clock tap0' (rise edge)                  5.00       5.00
  clock network delay (ideal)              0.00       5.00
  tdc/g0/q1_reg/CK (DFFRHQX1)              0.00       5.00 r
  library hold time                       -0.04       4.96
  data required time                                  4.96
  -----------------------------------------------------------
  data required time                                  4.96
  data arrival time                                  -5.52
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g1/q1_reg
              (rising edge-triggered flip-flop clocked by tap1')
  Endpoint: tdc/g1/q1_reg
            (rising edge-triggered flip-flop clocked by tap1')
  Path Group: tap1
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap1' (rise edge)                  5.31       5.31
  clock network delay (ideal)              0.00       5.31
  tdc/g1/q1_reg/CK (DFFRHQX1)              0.00       5.31 r
  tdc/g1/q1_reg/Q (DFFRHQX1)               0.33       5.64 f
  tdc/g1/U14/Y (XNOR2X1)                   0.19       5.83 r
  tdc/g1/q1_reg/D (DFFRHQX1)               0.00       5.83 r
  data arrival time                                   5.83
  clock tap1' (rise edge)                  5.31       5.31
  clock network delay (ideal)              0.00       5.31
  tdc/g1/q1_reg/CK (DFFRHQX1)              0.00       5.31 r
  library hold time                       -0.04       5.27
  data required time                                  5.27
  -----------------------------------------------------------
  data required time                                  5.27
  data arrival time                                  -5.83
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g2/q1_reg
              (rising edge-triggered flip-flop clocked by tap2')
  Endpoint: tdc/g2/q1_reg
            (rising edge-triggered flip-flop clocked by tap2')
  Path Group: tap2
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap2' (rise edge)                  5.62       5.62
  clock network delay (ideal)              0.00       5.62
  tdc/g2/q1_reg/CK (DFFRHQX1)              0.00       5.62 r
  tdc/g2/q1_reg/Q (DFFRHQX1)               0.33       5.96 f
  tdc/g2/U13/Y (XNOR2X1)                   0.19       6.14 r
  tdc/g2/q1_reg/D (DFFRHQX1)               0.00       6.14 r
  data arrival time                                   6.14
  clock tap2' (rise edge)                  5.62       5.62
  clock network delay (ideal)              0.00       5.62
  tdc/g2/q1_reg/CK (DFFRHQX1)              0.00       5.62 r
  library hold time                       -0.04       5.58
  data required time                                  5.58
  -----------------------------------------------------------
  data required time                                  5.58
  data arrival time                                  -6.14
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g3/q1_reg
              (rising edge-triggered flip-flop clocked by tap3')
  Endpoint: tdc/g3/q1_reg
            (rising edge-triggered flip-flop clocked by tap3')
  Path Group: tap3
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap3' (rise edge)                  5.94       5.94
  clock network delay (ideal)              0.00       5.94
  tdc/g3/q1_reg/CK (DFFRHQX1)              0.00       5.94 r
  tdc/g3/q1_reg/Q (DFFRHQX1)               0.33       6.27 f
  tdc/g3/U13/Y (XNOR2X1)                   0.19       6.46 r
  tdc/g3/q1_reg/D (DFFRHQX1)               0.00       6.46 r
  data arrival time                                   6.46
  clock tap3' (rise edge)                  5.94       5.94
  clock network delay (ideal)              0.00       5.94
  tdc/g3/q1_reg/CK (DFFRHQX1)              0.00       5.94 r
  library hold time                       -0.04       5.90
  data required time                                  5.90
  -----------------------------------------------------------
  data required time                                  5.90
  data arrival time                                  -6.46
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g4/q1_reg
              (rising edge-triggered flip-flop clocked by tap4')
  Endpoint: tdc/g4/q1_reg
            (rising edge-triggered flip-flop clocked by tap4')
  Path Group: tap4
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap4' (rise edge)                  6.25       6.25
  clock network delay (ideal)              0.00       6.25
  tdc/g4/q1_reg/CK (DFFRHQX1)              0.00       6.25 r
  tdc/g4/q1_reg/Q (DFFRHQX1)               0.33       6.58 f
  tdc/g4/U13/Y (XNOR2X1)                   0.19       6.77 r
  tdc/g4/q1_reg/D (DFFRHQX1)               0.00       6.77 r
  data arrival time                                   6.77
  clock tap4' (rise edge)                  6.25       6.25
  clock network delay (ideal)              0.00       6.25
  tdc/g4/q1_reg/CK (DFFRHQX1)              0.00       6.25 r
  library hold time                       -0.04       6.21
  data required time                                  6.21
  -----------------------------------------------------------
  data required time                                  6.21
  data arrival time                                  -6.77
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g5/q1_reg
              (rising edge-triggered flip-flop clocked by tap5')
  Endpoint: tdc/g5/q1_reg
            (rising edge-triggered flip-flop clocked by tap5')
  Path Group: tap5
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap5' (rise edge)                  6.56       6.56
  clock network delay (ideal)              0.00       6.56
  tdc/g5/q1_reg/CK (DFFRHQX1)              0.00       6.56 r
  tdc/g5/q1_reg/Q (DFFRHQX1)               0.33       6.89 f
  tdc/g5/U13/Y (XNOR2X1)                   0.19       7.08 r
  tdc/g5/q1_reg/D (DFFRHQX1)               0.00       7.08 r
  data arrival time                                   7.08
  clock tap5' (rise edge)                  6.56       6.56
  clock network delay (ideal)              0.00       6.56
  tdc/g5/q1_reg/CK (DFFRHQX1)              0.00       6.56 r
  library hold time                       -0.04       6.52
  data required time                                  6.52
  -----------------------------------------------------------
  data required time                                  6.52
  data arrival time                                  -7.08
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g6/q1_reg
              (rising edge-triggered flip-flop clocked by tap6')
  Endpoint: tdc/g6/q1_reg
            (rising edge-triggered flip-flop clocked by tap6')
  Path Group: tap6
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap6' (rise edge)                  6.88       6.88
  clock network delay (ideal)              0.00       6.88
  tdc/g6/q1_reg/CK (DFFRHQX1)              0.00       6.88 r
  tdc/g6/q1_reg/Q (DFFRHQX1)               0.33       7.21 f
  tdc/g6/U13/Y (XNOR2X1)                   0.19       7.39 r
  tdc/g6/q1_reg/D (DFFRHQX1)               0.00       7.39 r
  data arrival time                                   7.39
  clock tap6' (rise edge)                  6.88       6.88
  clock network delay (ideal)              0.00       6.88
  tdc/g6/q1_reg/CK (DFFRHQX1)              0.00       6.88 r
  library hold time                       -0.04       6.83
  data required time                                  6.83
  -----------------------------------------------------------
  data required time                                  6.83
  data arrival time                                  -7.39
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g7/q1_reg
              (rising edge-triggered flip-flop clocked by tap7')
  Endpoint: tdc/g7/q1_reg
            (rising edge-triggered flip-flop clocked by tap7')
  Path Group: tap7
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap7' (rise edge)                  7.19       7.19
  clock network delay (ideal)              0.00       7.19
  tdc/g7/q1_reg/CK (DFFRHQX1)              0.00       7.19 r
  tdc/g7/q1_reg/Q (DFFRHQX1)               0.33       7.52 f
  tdc/g7/U13/Y (XNOR2X1)                   0.19       7.71 r
  tdc/g7/q1_reg/D (DFFRHQX1)               0.00       7.71 r
  data arrival time                                   7.71
  clock tap7' (rise edge)                  7.19       7.19
  clock network delay (ideal)              0.00       7.19
  tdc/g7/q1_reg/CK (DFFRHQX1)              0.00       7.19 r
  library hold time                       -0.04       7.15
  data required time                                  7.15
  -----------------------------------------------------------
  data required time                                  7.15
  data arrival time                                  -7.71
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g8/q1_reg
              (rising edge-triggered flip-flop clocked by tap8')
  Endpoint: tdc/g8/q1_reg
            (rising edge-triggered flip-flop clocked by tap8')
  Path Group: tap8
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap8' (rise edge)                  7.50       7.50
  clock network delay (ideal)              0.00       7.50
  tdc/g8/q1_reg/CK (DFFRHQX1)              0.00       7.50 r
  tdc/g8/q1_reg/Q (DFFRHQX1)               0.33       7.83 f
  tdc/g8/U13/Y (XNOR2X1)                   0.19       8.02 r
  tdc/g8/q1_reg/D (DFFRHQX1)               0.00       8.02 r
  data arrival time                                   8.02
  clock tap8' (rise edge)                  7.50       7.50
  clock network delay (ideal)              0.00       7.50
  tdc/g8/q1_reg/CK (DFFRHQX1)              0.00       7.50 r
  library hold time                       -0.04       7.46
  data required time                                  7.46
  -----------------------------------------------------------
  data required time                                  7.46
  data arrival time                                  -8.02
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g9/q1_reg
              (rising edge-triggered flip-flop clocked by tap9')
  Endpoint: tdc/g9/q1_reg
            (rising edge-triggered flip-flop clocked by tap9')
  Path Group: tap9
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap9' (rise edge)                  7.81       7.81
  clock network delay (ideal)              0.00       7.81
  tdc/g9/q1_reg/CK (DFFRHQX1)              0.00       7.81 r
  tdc/g9/q1_reg/Q (DFFRHQX1)               0.33       8.14 f
  tdc/g9/U13/Y (XNOR2X1)                   0.19       8.33 r
  tdc/g9/q1_reg/D (DFFRHQX1)               0.00       8.33 r
  data arrival time                                   8.33
  clock tap9' (rise edge)                  7.81       7.81
  clock network delay (ideal)              0.00       7.81
  tdc/g9/q1_reg/CK (DFFRHQX1)              0.00       7.81 r
  library hold time                       -0.04       7.77
  data required time                                  7.77
  -----------------------------------------------------------
  data required time                                  7.77
  data arrival time                                  -8.33
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g10/q1_reg
              (rising edge-triggered flip-flop clocked by tap10')
  Endpoint: tdc/g10/q1_reg
            (rising edge-triggered flip-flop clocked by tap10')
  Path Group: tap10
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap10' (rise edge)                 8.12       8.12
  clock network delay (ideal)              0.00       8.12
  tdc/g10/q1_reg/CK (DFFRHQX1)             0.00       8.12 r
  tdc/g10/q1_reg/Q (DFFRHQX1)              0.33       8.46 f
  tdc/g10/U7/Y (XNOR2X1)                   0.19       8.64 r
  tdc/g10/q1_reg/D (DFFRHQX1)              0.00       8.64 r
  data arrival time                                   8.64
  clock tap10' (rise edge)                 8.12       8.12
  clock network delay (ideal)              0.00       8.12
  tdc/g10/q1_reg/CK (DFFRHQX1)             0.00       8.12 r
  library hold time                       -0.04       8.08
  data required time                                  8.08
  -----------------------------------------------------------
  data required time                                  8.08
  data arrival time                                  -8.64
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g11/q1_reg
              (rising edge-triggered flip-flop clocked by tap11')
  Endpoint: tdc/g11/q1_reg
            (rising edge-triggered flip-flop clocked by tap11')
  Path Group: tap11
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap11' (rise edge)                 8.44       8.44
  clock network delay (ideal)              0.00       8.44
  tdc/g11/q1_reg/CK (DFFRHQX1)             0.00       8.44 r
  tdc/g11/q1_reg/Q (DFFRHQX1)              0.33       8.77 f
  tdc/g11/U7/Y (XNOR2X1)                   0.19       8.96 r
  tdc/g11/q1_reg/D (DFFRHQX1)              0.00       8.96 r
  data arrival time                                   8.96
  clock tap11' (rise edge)                 8.44       8.44
  clock network delay (ideal)              0.00       8.44
  tdc/g11/q1_reg/CK (DFFRHQX1)             0.00       8.44 r
  library hold time                       -0.04       8.40
  data required time                                  8.40
  -----------------------------------------------------------
  data required time                                  8.40
  data arrival time                                  -8.96
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g12/q1_reg
              (rising edge-triggered flip-flop clocked by tap12')
  Endpoint: tdc/g12/q1_reg
            (rising edge-triggered flip-flop clocked by tap12')
  Path Group: tap12
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap12' (rise edge)                 8.75       8.75
  clock network delay (ideal)              0.00       8.75
  tdc/g12/q1_reg/CK (DFFRHQX1)             0.00       8.75 r
  tdc/g12/q1_reg/Q (DFFRHQX1)              0.33       9.08 f
  tdc/g12/U6/Y (XNOR2X1)                   0.19       9.27 r
  tdc/g12/q1_reg/D (DFFRHQX1)              0.00       9.27 r
  data arrival time                                   9.27
  clock tap12' (rise edge)                 8.75       8.75
  clock network delay (ideal)              0.00       8.75
  tdc/g12/q1_reg/CK (DFFRHQX1)             0.00       8.75 r
  library hold time                       -0.04       8.71
  data required time                                  8.71
  -----------------------------------------------------------
  data required time                                  8.71
  data arrival time                                  -9.27
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g13/q1_reg
              (rising edge-triggered flip-flop clocked by tap13')
  Endpoint: tdc/g13/q1_reg
            (rising edge-triggered flip-flop clocked by tap13')
  Path Group: tap13
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap13' (rise edge)                 9.06       9.06
  clock network delay (ideal)              0.00       9.06
  tdc/g13/q1_reg/CK (DFFRHQX1)             0.00       9.06 r
  tdc/g13/q1_reg/Q (DFFRHQX1)              0.33       9.39 f
  tdc/g13/U5/Y (XNOR2X1)                   0.19       9.58 r
  tdc/g13/q1_reg/D (DFFRHQX1)              0.00       9.58 r
  data arrival time                                   9.58
  clock tap13' (rise edge)                 9.06       9.06
  clock network delay (ideal)              0.00       9.06
  tdc/g13/q1_reg/CK (DFFRHQX1)             0.00       9.06 r
  library hold time                       -0.04       9.02
  data required time                                  9.02
  -----------------------------------------------------------
  data required time                                  9.02
  data arrival time                                  -9.58
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g14/q1_reg
              (rising edge-triggered flip-flop clocked by tap14')
  Endpoint: tdc/g14/q1_reg
            (rising edge-triggered flip-flop clocked by tap14')
  Path Group: tap14
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap14' (rise edge)                 9.38       9.38
  clock network delay (ideal)              0.00       9.38
  tdc/g14/q1_reg/CK (DFFRHQX1)             0.00       9.38 r
  tdc/g14/q1_reg/Q (DFFRHQX1)              0.33       9.71 f
  tdc/g14/U5/Y (XNOR2X1)                   0.19       9.89 r
  tdc/g14/q1_reg/D (DFFRHQX1)              0.00       9.89 r
  data arrival time                                   9.89
  clock tap14' (rise edge)                 9.38       9.38
  clock network delay (ideal)              0.00       9.38
  tdc/g14/q1_reg/CK (DFFRHQX1)             0.00       9.38 r
  library hold time                       -0.04       9.33
  data required time                                  9.33
  -----------------------------------------------------------
  data required time                                  9.33
  data arrival time                                  -9.89
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g15/q1_reg
              (rising edge-triggered flip-flop clocked by tap15')
  Endpoint: tdc/g15/q1_reg
            (rising edge-triggered flip-flop clocked by tap15')
  Path Group: tap15
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap15' (rise edge)                 9.69       9.69
  clock network delay (ideal)              0.00       9.69
  tdc/g15/q1_reg/CK (DFFRHQX1)             0.00       9.69 r
  tdc/g15/q1_reg/Q (DFFRHQX1)              0.33      10.02 f
  tdc/g15/U5/Y (XNOR2X1)                   0.19      10.21 r
  tdc/g15/q1_reg/D (DFFRHQX1)              0.00      10.21 r
  data arrival time                                  10.21
  clock tap15' (rise edge)                 9.69       9.69
  clock network delay (ideal)              0.00       9.69
  tdc/g15/q1_reg/CK (DFFRHQX1)             0.00       9.69 r
  library hold time                       -0.04       9.65
  data required time                                  9.65
  -----------------------------------------------------------
  data required time                                  9.65
  data arrival time                                 -10.21
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g16/q1_reg
              (rising edge-triggered flip-flop clocked by tap16')
  Endpoint: tdc/g16/q1_reg
            (rising edge-triggered flip-flop clocked by tap16')
  Path Group: tap16
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap16' (rise edge)                 0.00       0.00
  clock network delay (ideal)              0.00       0.00
  tdc/g16/q1_reg/CK (DFFRHQX1)             0.00       0.00 r
  tdc/g16/q1_reg/Q (DFFRHQX1)              0.33       0.33 f
  tdc/g16/U5/Y (XNOR2X1)                   0.19       0.52 r
  tdc/g16/q1_reg/D (DFFRHQX1)              0.00       0.52 r
  data arrival time                                   0.52
  clock tap16' (rise edge)                 0.00       0.00
  clock network delay (ideal)              0.00       0.00
  tdc/g16/q1_reg/CK (DFFRHQX1)             0.00       0.00 r
  library hold time                       -0.04      -0.04
  data required time                                 -0.04
  -----------------------------------------------------------
  data required time                                 -0.04
  data arrival time                                  -0.52
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g17/q1_reg
              (rising edge-triggered flip-flop clocked by tap17')
  Endpoint: tdc/g17/q1_reg
            (rising edge-triggered flip-flop clocked by tap17')
  Path Group: tap17
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap17' (rise edge)                 0.31       0.31
  clock network delay (ideal)              0.00       0.31
  tdc/g17/q1_reg/CK (DFFRHQX1)             0.00       0.31 r
  tdc/g17/q1_reg/Q (DFFRHQX1)              0.33       0.64 f
  tdc/g17/U6/Y (XNOR2X1)                   0.19       0.83 r
  tdc/g17/q1_reg/D (DFFRHQX1)              0.00       0.83 r
  data arrival time                                   0.83
  clock tap17' (rise edge)                 0.31       0.31
  clock network delay (ideal)              0.00       0.31
  tdc/g17/q1_reg/CK (DFFRHQX1)             0.00       0.31 r
  library hold time                       -0.04       0.27
  data required time                                  0.27
  -----------------------------------------------------------
  data required time                                  0.27
  data arrival time                                  -0.83
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g18/q1_reg
              (rising edge-triggered flip-flop clocked by tap18')
  Endpoint: tdc/g18/q1_reg
            (rising edge-triggered flip-flop clocked by tap18')
  Path Group: tap18
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap18' (rise edge)                 0.62       0.62
  clock network delay (ideal)              0.00       0.62
  tdc/g18/q1_reg/CK (DFFRHQX1)             0.00       0.62 r
  tdc/g18/q1_reg/Q (DFFRHQX1)              0.33       0.96 f
  tdc/g18/U9/Y (XNOR2X1)                   0.19       1.14 r
  tdc/g18/q1_reg/D (DFFRHQX1)              0.00       1.14 r
  data arrival time                                   1.14
  clock tap18' (rise edge)                 0.62       0.62
  clock network delay (ideal)              0.00       0.62
  tdc/g18/q1_reg/CK (DFFRHQX1)             0.00       0.62 r
  library hold time                       -0.04       0.58
  data required time                                  0.58
  -----------------------------------------------------------
  data required time                                  0.58
  data arrival time                                  -1.14
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g19/q1_reg
              (rising edge-triggered flip-flop clocked by tap19')
  Endpoint: tdc/g19/q1_reg
            (rising edge-triggered flip-flop clocked by tap19')
  Path Group: tap19
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap19' (rise edge)                 0.94       0.94
  clock network delay (ideal)              0.00       0.94
  tdc/g19/q1_reg/CK (DFFRHQX1)             0.00       0.94 r
  tdc/g19/q1_reg/Q (DFFRHQX1)              0.33       1.27 f
  tdc/g19/U9/Y (XNOR2X1)                   0.19       1.46 r
  tdc/g19/q1_reg/D (DFFRHQX1)              0.00       1.46 r
  data arrival time                                   1.46
  clock tap19' (rise edge)                 0.94       0.94
  clock network delay (ideal)              0.00       0.94
  tdc/g19/q1_reg/CK (DFFRHQX1)             0.00       0.94 r
  library hold time                       -0.04       0.90
  data required time                                  0.90
  -----------------------------------------------------------
  data required time                                  0.90
  data arrival time                                  -1.46
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g20/q1_reg
              (rising edge-triggered flip-flop clocked by tap20')
  Endpoint: tdc/g20/q1_reg
            (rising edge-triggered flip-flop clocked by tap20')
  Path Group: tap20
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap20' (rise edge)                 1.25       1.25
  clock network delay (ideal)              0.00       1.25
  tdc/g20/q1_reg/CK (DFFRHQX1)             0.00       1.25 r
  tdc/g20/q1_reg/Q (DFFRHQX1)              0.33       1.58 f
  tdc/g20/U9/Y (XNOR2X1)                   0.19       1.77 r
  tdc/g20/q1_reg/D (DFFRHQX1)              0.00       1.77 r
  data arrival time                                   1.77
  clock tap20' (rise edge)                 1.25       1.25
  clock network delay (ideal)              0.00       1.25
  tdc/g20/q1_reg/CK (DFFRHQX1)             0.00       1.25 r
  library hold time                       -0.04       1.21
  data required time                                  1.21
  -----------------------------------------------------------
  data required time                                  1.21
  data arrival time                                  -1.77
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g21/q1_reg
              (rising edge-triggered flip-flop clocked by tap21')
  Endpoint: tdc/g21/q1_reg
            (rising edge-triggered flip-flop clocked by tap21')
  Path Group: tap21
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap21' (rise edge)                 1.56       1.56
  clock network delay (ideal)              0.00       1.56
  tdc/g21/q1_reg/CK (DFFRHQX1)             0.00       1.56 r
  tdc/g21/q1_reg/Q (DFFRHQX1)              0.33       1.89 f
  tdc/g21/U9/Y (XNOR2X1)                   0.19       2.08 r
  tdc/g21/q1_reg/D (DFFRHQX1)              0.00       2.08 r
  data arrival time                                   2.08
  clock tap21' (rise edge)                 1.56       1.56
  clock network delay (ideal)              0.00       1.56
  tdc/g21/q1_reg/CK (DFFRHQX1)             0.00       1.56 r
  library hold time                       -0.04       1.52
  data required time                                  1.52
  -----------------------------------------------------------
  data required time                                  1.52
  data arrival time                                  -2.08
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g22/q1_reg
              (rising edge-triggered flip-flop clocked by tap22')
  Endpoint: tdc/g22/q1_reg
            (rising edge-triggered flip-flop clocked by tap22')
  Path Group: tap22
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap22' (rise edge)                 1.88       1.88
  clock network delay (ideal)              0.00       1.88
  tdc/g22/q1_reg/CK (DFFRHQX1)             0.00       1.88 r
  tdc/g22/q1_reg/Q (DFFRHQX1)              0.33       2.21 f
  tdc/g22/U9/Y (XNOR2X1)                   0.19       2.39 r
  tdc/g22/q1_reg/D (DFFRHQX1)              0.00       2.39 r
  data arrival time                                   2.39
  clock tap22' (rise edge)                 1.88       1.88
  clock network delay (ideal)              0.00       1.88
  tdc/g22/q1_reg/CK (DFFRHQX1)             0.00       1.88 r
  library hold time                       -0.04       1.83
  data required time                                  1.83
  -----------------------------------------------------------
  data required time                                  1.83
  data arrival time                                  -2.39
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g23/q1_reg
              (rising edge-triggered flip-flop clocked by tap23')
  Endpoint: tdc/g23/q1_reg
            (rising edge-triggered flip-flop clocked by tap23')
  Path Group: tap23
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap23' (rise edge)                 2.72       2.72
  clock network delay (ideal)              0.00       2.72
  tdc/g23/q1_reg/CK (DFFRHQX1)             0.00       2.72 r
  tdc/g23/q1_reg/Q (DFFRHQX1)              0.33       3.05 f
  tdc/g23/U13/Y (XNOR2X1)                  0.19       3.24 r
  tdc/g23/q1_reg/D (DFFRHQX1)              0.00       3.24 r
  data arrival time                                   3.24
  clock tap23' (rise edge)                 2.72       2.72
  clock network delay (ideal)              0.00       2.72
  tdc/g23/q1_reg/CK (DFFRHQX1)             0.00       2.72 r
  library hold time                       -0.04       2.68
  data required time                                  2.68
  -----------------------------------------------------------
  data required time                                  2.68
  data arrival time                                  -3.24
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g24/q1_reg
              (rising edge-triggered flip-flop clocked by tap24')
  Endpoint: tdc/g24/q1_reg
            (rising edge-triggered flip-flop clocked by tap24')
  Path Group: tap24
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap24' (rise edge)                 2.50       2.50
  clock network delay (ideal)              0.00       2.50
  tdc/g24/q1_reg/CK (DFFRHQX1)             0.00       2.50 r
  tdc/g24/q1_reg/Q (DFFRHQX1)              0.33       2.83 f
  tdc/g24/U9/Y (XNOR2X1)                   0.19       3.02 r
  tdc/g24/q1_reg/D (DFFRHQX1)              0.00       3.02 r
  data arrival time                                   3.02
  clock tap24' (rise edge)                 2.50       2.50
  clock network delay (ideal)              0.00       2.50
  tdc/g24/q1_reg/CK (DFFRHQX1)             0.00       2.50 r
  library hold time                       -0.04       2.46
  data required time                                  2.46
  -----------------------------------------------------------
  data required time                                  2.46
  data arrival time                                  -3.02
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g25/q1_reg
              (rising edge-triggered flip-flop clocked by tap25')
  Endpoint: tdc/g25/q1_reg
            (rising edge-triggered flip-flop clocked by tap25')
  Path Group: tap25
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap25' (rise edge)                 2.81       2.81
  clock network delay (ideal)              0.00       2.81
  tdc/g25/q1_reg/CK (DFFRHQX1)             0.00       2.81 r
  tdc/g25/q1_reg/Q (DFFRHQX1)              0.33       3.14 f
  tdc/g25/U9/Y (XNOR2X1)                   0.19       3.33 r
  tdc/g25/q1_reg/D (DFFRHQX1)              0.00       3.33 r
  data arrival time                                   3.33
  clock tap25' (rise edge)                 2.81       2.81
  clock network delay (ideal)              0.00       2.81
  tdc/g25/q1_reg/CK (DFFRHQX1)             0.00       2.81 r
  library hold time                       -0.04       2.77
  data required time                                  2.77
  -----------------------------------------------------------
  data required time                                  2.77
  data arrival time                                  -3.33
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g26/q1_reg
              (rising edge-triggered flip-flop clocked by tap26')
  Endpoint: tdc/g26/q1_reg
            (rising edge-triggered flip-flop clocked by tap26')
  Path Group: tap26
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap26' (rise edge)                 3.12       3.12
  clock network delay (ideal)              0.00       3.12
  tdc/g26/q1_reg/CK (DFFRHQX1)             0.00       3.12 r
  tdc/g26/q1_reg/Q (DFFRHQX1)              0.33       3.46 f
  tdc/g26/U9/Y (XNOR2X1)                   0.19       3.64 r
  tdc/g26/q1_reg/D (DFFRHQX1)              0.00       3.64 r
  data arrival time                                   3.64
  clock tap26' (rise edge)                 3.12       3.12
  clock network delay (ideal)              0.00       3.12
  tdc/g26/q1_reg/CK (DFFRHQX1)             0.00       3.12 r
  library hold time                       -0.04       3.08
  data required time                                  3.08
  -----------------------------------------------------------
  data required time                                  3.08
  data arrival time                                  -3.64
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g27/q1_reg
              (rising edge-triggered flip-flop clocked by tap27')
  Endpoint: tdc/g27/q1_reg
            (rising edge-triggered flip-flop clocked by tap27')
  Path Group: tap27
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap27' (rise edge)                 3.44       3.44
  clock network delay (ideal)              0.00       3.44
  tdc/g27/q1_reg/CK (DFFRHQX1)             0.00       3.44 r
  tdc/g27/q1_reg/Q (DFFRHQX1)              0.33       3.77 f
  tdc/g27/U9/Y (XNOR2X1)                   0.19       3.96 r
  tdc/g27/q1_reg/D (DFFRHQX1)              0.00       3.96 r
  data arrival time                                   3.96
  clock tap27' (rise edge)                 3.44       3.44
  clock network delay (ideal)              0.00       3.44
  tdc/g27/q1_reg/CK (DFFRHQX1)             0.00       3.44 r
  library hold time                       -0.04       3.40
  data required time                                  3.40
  -----------------------------------------------------------
  data required time                                  3.40
  data arrival time                                  -3.96
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g28/q1_reg
              (rising edge-triggered flip-flop clocked by tap28')
  Endpoint: tdc/g28/q1_reg
            (rising edge-triggered flip-flop clocked by tap28')
  Path Group: tap28
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap28' (rise edge)                 3.75       3.75
  clock network delay (ideal)              0.00       3.75
  tdc/g28/q1_reg/CK (DFFRHQX1)             0.00       3.75 r
  tdc/g28/q1_reg/Q (DFFRHQX1)              0.33       4.08 f
  tdc/g28/U9/Y (XNOR2X1)                   0.19       4.27 r
  tdc/g28/q1_reg/D (DFFRHQX1)              0.00       4.27 r
  data arrival time                                   4.27
  clock tap28' (rise edge)                 3.75       3.75
  clock network delay (ideal)              0.00       3.75
  tdc/g28/q1_reg/CK (DFFRHQX1)             0.00       3.75 r
  library hold time                       -0.04       3.71
  data required time                                  3.71
  -----------------------------------------------------------
  data required time                                  3.71
  data arrival time                                  -4.27
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g29/q1_reg
              (rising edge-triggered flip-flop clocked by tap29')
  Endpoint: tdc/g29/q1_reg
            (rising edge-triggered flip-flop clocked by tap29')
  Path Group: tap29
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap29' (rise edge)                 4.06       4.06
  clock network delay (ideal)              0.00       4.06
  tdc/g29/q1_reg/CK (DFFRHQX1)             0.00       4.06 r
  tdc/g29/q1_reg/Q (DFFRHQX1)              0.33       4.39 f
  tdc/g29/U9/Y (XNOR2X1)                   0.19       4.58 r
  tdc/g29/q1_reg/D (DFFRHQX1)              0.00       4.58 r
  data arrival time                                   4.58
  clock tap29' (rise edge)                 4.06       4.06
  clock network delay (ideal)              0.00       4.06
  tdc/g29/q1_reg/CK (DFFRHQX1)             0.00       4.06 r
  library hold time                       -0.04       4.02
  data required time                                  4.02
  -----------------------------------------------------------
  data required time                                  4.02
  data arrival time                                  -4.58
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: tdc/g30/q1_reg
              (rising edge-triggered flip-flop clocked by tap30')
  Endpoint: tdc/g30/q1_reg
            (rising edge-triggered flip-flop clocked by tap30')
  Path Group: tap30
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock tap30' (rise edge)                 4.38       4.38
  clock network delay (ideal)              0.00       4.38
  tdc/g30/q1_reg/CK (DFFRHQX1)             0.00       4.38 r
  tdc/g30/q1_reg/Q (DFFRHQX1)              0.33       4.71 f
  tdc/g30/U9/Y (XNOR2X1)                   0.19       4.89 r
  tdc/g30/q1_reg/D (DFFRHQX1)              0.00       4.89 r
  data arrival time                                   4.89
  clock tap30' (rise edge)                 4.38       4.38
  clock network delay (ideal)              0.00       4.38
  tdc/g30/q1_reg/CK (DFFRHQX1)             0.00       4.38 r
  library hold time                       -0.04       4.33
  data required time                                  4.33
  -----------------------------------------------------------
  data required time                                  4.33
  data arrival time                                  -4.89
  -----------------------------------------------------------
  slack (MET)                                         0.56

  Startpoint: clr (input port)
  Endpoint: tdc/d1/reg_phase_reg
            (rising edge-triggered flip-flop clocked by tap31)
  Path Group: tap31
  Path Type: min
  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  adpll              smic18_wl40           slow
  Point                                    Incr       Path
  -----------------------------------------------------------
  clock (input port clock) (rise edge)     0.00       0.00
  clock network delay (ideal)              0.00       0.00
  input external delay                     0.00       0.00 r
  clr (in)                                 0.00       0.00 r
  tdc/clr (tdc)                            0.00       0.00 r
  tdc/d1/clr (six_bit_counter)             0.00       0.00 r
  tdc/d1/reg_phase_reg/E (EDFFX1)          0.00       0.00 r
  data arrival time                                   0.00
  clock tap31 (rise edge)                  9.69       9.69
  clock network delay (ideal)              0.00       9.69
  tdc/d1/reg_phase_reg/CK (EDFFX1)         0.00       9.69 r
  library hold time                       -0.08       9.61
  data required time                                  9.61
  -----------------------------------------------------------
  data required time                                  9.61
  data arrival time                                   0.00
  -----------------------------------------------------------
  slack (VIOLATED)                                   -9.61

1




关键脚本：
create_clock -name "ref" -period 100 -waveform { 0  50 }  { ref  }
set_clock_latency  2 [get_clocks ref]
set_clock_uncertainty  2 [get_clocks ref]
create_clock -name "tap0" -period 10 -waveform { 0  5 }  { tap0  }
create_clock -name "tap1" -period 10 -waveform { 0.3125  5.3125 }  { tap1  }
create_clock -name "tap2" -period 10 -waveform { 0.625  5.625 }  { tap2  }
create_clock -name "tap3" -period 10 -waveform { 0.9375  5.9375 }  { tap3  }
create_clock -name "tap4" -period 10 -waveform { 1.25  6.25 }  { tap4  }
create_clock -name "tap5" -period 10 -waveform { 1.5625  6.5625 }  { tap5  }
create_clock -name "tap6" -period 10 -waveform { 1.875  6.875 }  { tap6  }
create_clock -name "tap7" -period 10 -waveform { 2.1875  7.1875 }  { tap7  }
create_clock -name "tap8" -period 10 -waveform { 2.5 7.5 }  { tap8  }
create_clock -name "tap9" -period 10 -waveform { 2.8125  7.8125 }  { tap9  }
create_clock -name "tap10" -period 10 -waveform { 3.125  8.125 }  { tap10  }
create_clock -name "tap11" -period 10 -waveform { 3.4375  8.4375 }  { tap11  }
create_clock -name "tap12" -period 10 -waveform { 3.75  8.75 }  { tap12  }
create_clock -name "tap13" -period 10 -waveform { 4.0625  9.0625 }  { tap13  }
create_clock -name "tap14" -period 10 -waveform { 4.375  9.375 }  { tap14  }
create_clock -name "tap15" -period 10 -waveform { 4.6875  9.6875 }  { tap15  }
create_clock -name "tap16" -period 10 -waveform { 5  10 }  { tap16  }
create_clock -name "tap17" -period 10 -waveform {   5.3125 10.3125 }  { tap17  }
create_clock -name "tap18" -period 10 -waveform { 5.625 10.625 }  { tap18  }
create_clock -name "tap19" -period 10 -waveform {   5.9375  10.9375 }  { tap19  }
create_clock -name "tap20" -period 10 -waveform {  6.25  11.25 }  { tap20  }
create_clock -name "tap21" -period 10 -waveform {   6.5625  11.5625 }  { tap21  }
create_clock -name "tap22" -period 10 -waveform {   6.875  11.875 }  { tap22  }
create_clock -name "tap23" -period 10 -waveform {  7.1875 12.71875 }  { tap23  }
create_clock -name "tap24" -period 10 -waveform {   7.5  12.5 }  { tap24  }
create_clock -name "tap25" -period 10 -waveform { 7.8125 12.8125 }  { tap25  }
create_clock -name "tap26" -period 10 -waveform {  8.125 13.125 }  { tap26  }
create_clock -name "tap27" -period 10 -waveform {  8.4375 13.4375 }  { tap27  }
create_clock -name "tap28" -period 10 -waveform {  8.75 13.75 }  { tap28  }
create_clock -name "tap29" -period 10 -waveform {  9.0625 14.0625 }  { tap29  }
create_clock -name "tap30" -period 10 -waveform { 9.375 14.375 }  { tap30  }
create_clock -name "tap31" -period 10 -waveform {  9.6875 14.6875 }  { tap31  }
set_clock_transition 0.2  [get_clocks tap31]
。。。。。。。。。。。。。。。。。。。。。。。
。。。。。。。。。。。。。。。
set_clock_transition 0.2  [get_clocks tap1]
set_clock_transition 0.2  [get_clocks tap0]
set_fix_hold [list ref  tap0 tap1 tap2 tap3 tap4 tap5 tap6 tap7 tap8 tap9 tap10 tap11 tap12 tap13 tap14 tap15 tap16 tap17 tap18 tap19 tap20 tap21 tap22 tap23 tap24 tap25 tap26 tap27 tap28 tap29 tap30 tap31]

陈涛

setup violation主要是ref与tap*时钟间的关系没有搞对

hold violation是clr的input delay设定的问题

菜鸟ASIC

回复 14# 陈涛


    老大，我在DC里加了一些命令，没有报setup和hold的违例了，但网表还是仿真不起来，出现很多X，之后我又有PT进行时序分析了一下，出现了很多违例，有setup和hold的违例。请问是我的脚本有问题吗？还是因为时钟端口太多了，要进行其他时钟预的设置？还要加什么脚本进行约束呢？
在DC中加入了：
set_false_path -from ref -to tap0
。。。。。。。。。。。。。。。。。。。
set_false_path -from ref -to tap30
set_false_path -from ref -to tap31
set_false_path -from tap31 -to ref
set_false_path -from tap30 -to ref
。。。。。。。。。。。。。。。。。。
set_false_path -from tap0 -to ref
set_input_delay  30 -clock ref clr
set_dont_touch_network [list ref clr tap0 tap1 tap2 tap3 tap4 tap5 tap6 tap7 tap8 tap9 tap10 tap11 tap12 tap13 tap14 tap15 tap16 tap17 tap18 tap19 tap20 tap21 tap22 tap23 tap24 tap25 tap26 tap27 tap28 tap29 tap30 tap31]
set_false_path -from clr -to [all_outputs]
加入以上命令之后DC没有报任何违例了。但在pt时序分析后出现以下违例：
每个tap都出现：
setup违例
max_delay/setup ('tap0' group)
   Endpoint                                                  Slack
   -----------------------------------------------------------------
   tdc/d1/out_reg[6]/D                                       -1.99  (VIOLATED)
   tdc/d1/out_reg[5]/D                                       -1.79  (VIOLATED)
   tdc/d1/out_reg[4]/D                                       -1.61  (VIOLATED)
   tdc/d1/out_reg[3]/D                                       -1.43  (VIOLATED)
   tdc/d1/out_reg[0]/D                                       -1.30  (VIOLATED)
   tdc/d1/out_reg[1]/D                                       -1.30  (VIOLATED)
   tdc/d1/out_reg[2]/D                                       -1.30  (VIOLATED)
max_delay/setup ('tap1' group)
   Endpoint                                                  Slack
   -----------------------------------------------------------------
   tdc/d1/out_reg[6]/D                                       -1.99  (VIOLATED)
   tdc/d1/out_reg[5]/D                                       -1.79  (VIOLATED)
   tdc/d1/out_reg[4]/D                                       -1.61  (VIOLATED)
   tdc/d1/out_reg[3]/D                                       -1.43  (VIOLATED)
   tdc/d1/out_reg[0]/D                                       -1.30  (VIOLATED)
   tdc/d1/out_reg[1]/D                                       -1.30  (VIOLATED)
   tdc/d1/out_reg[2]/D                                       -1.30  (VIOLATED)


hold违例：
min_delay/hold ('clock_gating_default' group)
   Endpoint                                                  Slack
   -----------------------------------------------------------------
   tdc/g0/U15/AN                                             -0.05  (VIOLATED)
   tdc/g1/U14/AN                                             -0.05  (VIOLATED)
   tdc/g2/U14/AN                                             -0.05  (VIOLATED)
   tdc/g3/U14/AN                                             -0.05  (VIOLATED)
   tdc/g4/U14/AN                                             -0.05  (VIOLATED)
   tdc/g5/U14/AN                                             -0.05  (VIOLATED)
   tdc/g6/U15/AN                                             -0.05  (VIOLATED)
   tdc/g7/U14/AN                                             -0.05  (VIOLATED)
   tdc/g8/U14/AN                                             -0.05  (VIOLATED)
   tdc/g9/U14/AN                                             -0.05  (VIOLATED)
   tdc/g10/U15/AN                                            -0.05  (VIOLATED)
   tdc/g11/U15/AN                                            -0.05  (VIOLATED)
   tdc/g12/U15/AN                                            -0.05  (VIOLATED)
   tdc/g13/U15/AN                                            -0.05  (VIOLATED)
   tdc/g14/U14/AN                                            -0.05  (VIOLATED)
   tdc/g15/U14/AN                                            -0.05  (VIOLATED)
   tdc/g16/U14/AN                                            -0.05  (VIOLATED)
   tdc/g17/U15/AN                                            -0.05  (VIOLATED)
   tdc/g18/U14/AN                                            -0.05  (VIOLATED)
   tdc/g19/U14/AN                                            -0.05  (VIOLATED)
   tdc/g20/U15/AN                                            -0.05  (VIOLATED)
   tdc/g21/U14/AN                                            -0.05  (VIOLATED)
   tdc/g22/U14/AN                                            -0.05  (VIOLATED)
   tdc/g23/U14/AN                                            -0.05  (VIOLATED)
   tdc/g24/U15/AN                                            -0.05  (VIOLATED)
   tdc/g25/U14/AN                                            -0.05  (VIOLATED)
   tdc/g26/U14/AN                                            -0.05  (VIOLATED)
   tdc/g27/U14/AN                                            -0.05  (VIOLATED)
   tdc/g28/U15/AN                                            -0.05  (VIOLATED)
   tdc/g29/U14/AN                                            -0.05  (VIOLATED)
   tdc/g30/U14/AN                                            -0.05  (VIOLATED)
   tdc/g31/U15/AN                                            -0.05  (VIOLATED)



   removal
   Endpoint                                                  Slack
   -----------------------------------------------------------------
   pfd/Q1_reg/RN                                             -3.41  (VIOLATED)

菜鸟ASIC

回复 15# 菜鸟ASIC


    老大好，我突然想起之前你提醒我的setup违例的原因，又在脚本中加入了以下脚本，设置了tap*之间的false path。结果pt分析就没有setup timing的违例了。
set_false_path -from tap0 -to [list tap1 tap2 tap3 tap4 tap5 tap6 tap7 tap8 tap9 tap10 tap11 tap12 tap13 tap14 tap15 tap16 tap17 tap18 tap19 tap20 tap21 tap22 tap23 tap24 tap0 tap26 tap27 tap28 tap29 tap30 tap31]
set_false_path -from tap31 -to [list tap1 tap2 tap3 tap4 tap5 tap6 tap7 tap8 tap9 tap10 tap11 tap12 tap13 tap14 tap15 tap16 tap17 tap18 tap19 tap20 tap21 tap22 tap23 tap24 tap0 tap26 tap27 tap28 tap29 tap30 tap31]
。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

但hold的违例还是没有变化：之前你说hold的违例是因为clr的input delay的问题，我设置了之后set_input_delay  30 -clock ref clr
还是有hold的问题，如下：
min_delay/hold ('clock_gating_default' group)
   Endpoint                                                  Slack
   -----------------------------------------------------------------
   tdc/g0/U15/AN                                             -0.05  (VIOLATED)
   tdc/g1/U14/AN                                             -0.05  (VIOLATED)
   tdc/g2/U14/AN                                             -0.05  (VIOLATED)
   tdc/g3/U14/AN                                             -0.05  (VIOLATED)
   tdc/g4/U14/AN                                             -0.05  (VIOLATED)
   tdc/g5/U14/AN                                             -0.05  (VIOLATED)
   tdc/g6/U15/AN                                             -0.05  (VIOLATED)
   tdc/g7/U14/AN                                             -0.05  (VIOLATED)
   tdc/g8/U14/AN                                             -0.05  (VIOLATED)
   tdc/g9/U14/AN                                             -0.05  (VIOLATED)
   tdc/g10/U15/AN                                            -0.05  (VIOLATED)
   tdc/g11/U15/AN                                            -0.05  (VIOLATED)
   tdc/g12/U15/AN                                            -0.05  (VIOLATED)
   tdc/g13/U15/AN                                            -0.05  (VIOLATED)
   tdc/g14/U14/AN                                            -0.05  (VIOLATED)
   tdc/g15/U14/AN                                            -0.05  (VIOLATED)
   tdc/g16/U14/AN                                            -0.05  (VIOLATED)
   tdc/g17/U15/AN                                            -0.05  (VIOLATED)
   tdc/g18/U14/AN                                            -0.05  (VIOLATED)
   tdc/g19/U14/AN                                            -0.05  (VIOLATED)
   tdc/g20/U15/AN                                            -0.05  (VIOLATED)
   tdc/g21/U14/AN                                            -0.05  (VIOLATED)
   tdc/g22/U14/AN                                            -0.05  (VIOLATED)
   tdc/g23/U14/AN                                            -0.05  (VIOLATED)
   tdc/g24/U15/AN                                            -0.05  (VIOLATED)
   tdc/g25/U14/AN                                            -0.05  (VIOLATED)
   tdc/g26/U14/AN                                            -0.05  (VIOLATED)
   tdc/g27/U14/AN                                            -0.05  (VIOLATED)
   tdc/g28/U15/AN                                            -0.05  (VIOLATED)
   tdc/g29/U14/AN                                            -0.05  (VIOLATED)
   tdc/g30/U14/AN                                            -0.05  (VIOLATED)
   tdc/g31/U15/AN                                            -0.05  (VIOLATED)

   removal
   Endpoint                                                  Slack
   -----------------------------------------------------------------
   pfd/Q1_reg/RN                                             -3.41  (VIOLATED)

   clock_gating_hold
   Endpoint                                                  Slack
   -----------------------------------------------------------------
   tdc/g0/U15/AN                                             -0.05  (VIOLATED)
   tdc/g1/U14/AN                                             -0.05  (VIOLATED)
   tdc/g2/U14/AN                                             -0.05  (VIOLATED)
   tdc/g3/U14/AN                                             -0.05  (VIOLATED)
   tdc/g4/U14/AN                                             -0.05  (VIOLATED)
   tdc/g5/U14/AN                                             -0.05  (VIOLATED)
   tdc/g6/U15/AN                                             -0.05  (VIOLATED)
   tdc/g7/U14/AN                                             -0.05  (VIOLATED)
   tdc/g8/U14/AN                                             -0.05  (VIOLATED)
   tdc/g9/U14/AN                                             -0.05  (VIOLATED)
   tdc/g10/U15/AN                                            -0.05  (VIOLATED)
   tdc/g11/U15/AN                                            -0.05  (VIOLATED)
   tdc/g12/U15/AN                                            -0.05  (VIOLATED)
   tdc/g13/U15/AN                                            -0.05  (VIOLATED)
   tdc/g14/U14/AN                                            -0.05  (VIOLATED)
   tdc/g15/U14/AN                                            -0.05  (VIOLATED)
   tdc/g16/U14/AN                                            -0.05  (VIOLATED)
   tdc/g17/U15/AN                                            -0.05  (VIOLATED)
   tdc/g18/U14/AN                                            -0.05  (VIOLATED)
   tdc/g19/U14/AN                                            -0.05  (VIOLATED)
   tdc/g20/U15/AN                                            -0.05  (VIOLATED)
   tdc/g21/U14/AN                                            -0.05  (VIOLATED)
   tdc/g22/U14/AN                                            -0.05  (VIOLATED)
   tdc/g23/U14/AN                                            -0.05  (VIOLATED)
   tdc/g24/U15/AN                                            -0.05  (VIOLATED)
   tdc/g25/U14/AN                                            -0.05  (VIOLATED)
   tdc/g26/U14/AN                                            -0.05  (VIOLATED)
   tdc/g27/U14/AN                                            -0.05  (VIOLATED)
   tdc/g28/U15/AN                                            -0.05  (VIOLATED)
   tdc/g29/U14/AN                                            -0.05  (VIOLATED)
   tdc/g30/U14/AN                                            -0.05  (VIOLATED)
   tdc/g31/U15/AN                                            -0.05  (VIOLATED)

请问这是什么导致的呢？怎么消除这些违例？

陈涛

要看timing report，
别丢一堆出来，自己选一个典型的

菜鸟ASIC

回复 17# 陈涛


    老大好，我用PT时序分析后，用report timing命令，没有报setup 的违例了。
report timing -delay min后报如下两条违例，其他都没违例了，请你再帮我看看，多谢了：
Report : timing
-path_type full
-delay_type min
-max_paths 1
Design : adpll
Version: C-2009.06-SP3
Date   : Thu Jul  4 10:27:11 2013
****************************************

  Startpoint: pfd/Q1_reg (rising edge-triggered flip-flop clocked by ref)
  Endpoint: pfd/Q1_reg (removal check against rising-edge clock ref)
  Path Group: **async_default**
  Path Type: min
  Point                                    Incr       Path
  ---------------------------------------------------------------
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              4.00       4.00
  pfd/Q1_reg/CK (DFFRHQX1)                 0.00       4.00 r
  pfd/Q1_reg/Q (DFFRHQX1)                  0.27       4.27 f
  pfd/U5/Y (NAND2X1)                       0.24       4.51 r
  pfd/Q1_reg/RN (DFFRHQX1)                 0.00       4.51 r
  data arrival time                                   4.51
  clock ref (rise edge)                    0.00       0.00
  clock network delay (ideal)              4.00       4.00
  clock uncertainty                        4.00       8.00
  pfd/Q1_reg/CK (DFFRHQX1)                            8.00 r
  library removal time                    -0.08       7.92
  data required time                                  7.92
  ---------------------------------------------------------------
  data required time                                  7.92
  data arrival time                                  -4.51
  ---------------------------------------------------------------
  slack (VIOLATED)                                   -3.41

  Startpoint: tdc/g0/q1_reg
               (rising edge-triggered flip-flop clocked by tap0')
  Endpoint: tdc/g0/U15 (falling clock gating-check end-point clocked by tap0')
  Path Group: **clock_gating_default**
  Path Type: min
  Point                                    Incr       Path
  ---------------------------------------------------------------
  clock tap0' (rise edge)                  5.00       5.00
  clock network delay (ideal)              0.20       5.20
  tdc/g0/q1_reg/CK (DFFRHQX1)              0.00       5.20 r
  tdc/g0/q1_reg/Q (DFFRHQX1)               0.25       5.45 f
  tdc/g0/U15/AN (NOR2BX1)                  0.00       5.45 f
  data arrival time                                   5.45
  clock tap0' (rise edge)                  5.00       5.00
  clock network delay (ideal)              0.20       5.20
  clock uncertainty                        0.30       5.50
  tdc/g0/U15/B (NOR2BX1)                              5.50 r
  clock gating hold time                   0.00       5.50
  data required time                                  5.50
  ---------------------------------------------------------------
  data required time                                  5.50
  data arrival time                                  -5.45
  ---------------------------------------------------------------
  slack (VIOLATED)                                   -0.05

陈涛

1) clock uncertainty                        4.00        这么大！
2) tdc/g0/U15/AN (NOR2BX1)    组合逻辑不应该check setup/hold，要么设计错误，要么约束错误

learner1

沙发，路过