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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › primetime分析信号完整性的问题
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[求助] primetime分析信号完整性的问题

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yl5495
发表于 2013-7-3 10:20:15 | 显示全部楼层 |阅读模式

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分析信号串扰，时序报告中为什么数据到达时间（data arrival time）和需要到达时间（data required time ）使用的clk network delay（propagated）的值不一致？
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陈涛
发表于 2013-7-3 10:27:20 | 显示全部楼层
贴timing report
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yl5495
 楼主| 发表于 2013-7-3 10:31:14 | 显示全部楼层
本帖最后由 yl5495 于 2013-7-3 10:32 编辑


贴timing report
陈涛 发表于 2013-7-3 10:27

                               
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Startpoint: u_clk_reset_logic/reset_stretch_reg                                                
              (rising edge-triggered flip-flop clocked by i_sysclk)                              
Endpoint: u_init/o_cct_wl2_reg                                                                 
              (removal check against rising-edge clock i_sysclk)                                 
Path Group: **async_default**                                                                  
Path Type: min                                                                                 

Point                                                   Incr       Path                        
------------------------------------------------------------------------------                  
clock i_sysclk (rise edge)                              0.00       0.00                        
clock network delay (propagated)                        0.51       0.51                         
u_clk_reset_logic/reset_stretch_reg/CK (QDFFRBN)        0.00       0.51 r                       
u_clk_reset_logic/reset_stretch_reg/Q (QDFFRBN)         0.17 &     0.68 r                       
u_clk_reset_logic/U63/O (BUF1CK)                        0.06 &     0.74 r                       
u_clk_reset_logic/U2/O (BUF4)                           0.09 &     0.83 r                       
u_clk_reset_logic/o_rst_except (clk_reset_logic)        0.00 &     0.83 r                       
u_init/i_rst_except (init)                              0.00 &     0.83 r                       
u_init/o_cct_wl2_reg/RB (QDFFRBS)                      0.00 &     0.83 r                       
data arrival time                                                  0.83                        

clock i_sysclk (rise edge)                              0.00       0.00                        
clock network delay (propagated)                        0.81       0.81                        
clock reconvergence pessimism                          -0.22       0.59                        
clock uncertainty                                       0.20       0.79                        
u_init/o_cct_wl2_reg/CK (QDFFRBS)                                 0.79 r                       
library removal time                                    0.09       0.88                        
data required time                                                 0.88                        
------------------------------------------------------------------------------                  
data required time                                                 0.88                        
data arrival time                                                 -0.83                        
------------------------------------------------------------------------------                  
slack (VIOLATED)                                                  -0.05
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陈涛
发表于 2013-7-3 11:05:22 | 显示全部楼层
加上 -path_type full_clock_expanded -derate -crosstalk_delta 选项
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yl5495
 楼主| 发表于 2013-7-3 11:37:29 | 显示全部楼层


加上 -path_type full_clock_expanded -derate -crosstalk_delta 选项
陈涛 发表于 2013-7-3 11:05

                               
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report_timing 加上该选项后，所报时钟路径延迟的总和与不加该选项是一致的。难道确实是信号串扰的影响？分析数据需要到达时间时，跟不分析信号完整性时primetime所报时钟路径延迟单元时间相比，此时延迟单元延迟时间变长。例如同样的BUF4CK 单元，在前者报出延时为0.07ns，而后者分析信号完整性时，报出延时为0.11ns。请问版主，这种情况如何处理？谢谢啊
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陈涛
发表于 2013-7-3 12:11:40 | 显示全部楼层
当然是一样的结果，我要看的是加了选项后的详细报告
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yl5495
 楼主| 发表于 2013-7-3 12:17:45 | 显示全部楼层


当然是一样的结果，我要看的是加了选项后的详细报告
陈涛 发表于 2013-7-3 12:11

                               
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****************************************
Report : timing

-path_type full_clock_expanded

-delay_type min

-input_pins

-max_paths 500

-crosstalk_delta

-derate
Design : design_top
Version: D-2010.06-SP3-5
Date   : Wed Jul  3 11:59:53 2013
****************************************


  Startpoint: u_clk_reset_logic/reset_stretch_reg
               (rising edge-triggered flip-flop clocked by i_sysclk)
  Endpoint: u_init/o_cct_wl2_reg
               (removal check against rising-edge clock i_sysclk)
  Path Group: **async_default**
  Path Type: min

  Point                          Derate   Delta     Incr       Path
  --------------------------------------------------------------------
  clock i_sysclk (rise edge)                        0.00       0.00
  clock source latency                              0.00       0.00
  i_sysclk (in)                                     0.00 &     0.00 r
  INV12CK_BC_2/I (INV12CK)        1.00     0.00     0.00 &     0.00 r
  INV12CK_BC_2/O (INV12CK)        1.00              0.02 &     0.02 f
  INV12CK_BC_3/I (INV8CK)         1.00     0.00     0.00 &     0.02 f
  INV12CK_BC_3/O (INV8CK)         1.00              0.02 &     0.03 r
  BUF8CK_G3B13I1/I (BUF6)         1.00     0.00     0.00 &     0.04 r
  BUF8CK_G3B13I1/O (BUF6)         1.00              0.05 &     0.09 r
  BUF12CK_G3B11I1/I (BUF8)        1.00     0.00     0.00 &     0.09 r
  BUF12CK_G3B11I1/O (BUF8)        1.00              0.05 &     0.14 r
  BUF8_G3B9I1/I (BUF6)            1.00     0.00     0.00 &     0.14 r
  BUF8_G3B9I1/O (BUF6)            1.00              0.05 &     0.19 r
  BUF8_G3B7I1/I (BUF8)            1.00     0.00     0.00 &     0.19 r
  BUF8_G3B7I1/O (BUF8)            1.00              0.05 &     0.24 r
  BUF4CK_G3B5I1/I (BUF8)          1.00     0.00     0.00 &     0.24 r
  BUF4CK_G3B5I1/O (BUF8)          1.00              0.05 &     0.29 r
  BUF6CK_G3B3I1/I (BUF4)          1.00     0.00     0.00 &     0.29 r
  BUF6CK_G3B3I1/O (BUF4)          1.00              0.07 &     0.36 r
  BUF4CK_G3B2I3/I (BUF6)          1.00     0.00     0.00 &     0.36 r
  BUF4CK_G3B2I3/O (BUF6)          1.00              0.07 &     0.44 r
  BUF2CK_G3B1I11/I (BUF2)         1.00     0.00     0.00 &     0.44 r
  BUF2CK_G3B1I11/O (BUF2)         1.00              0.07 &     0.51 r
  u_clk_reset_logic/i_sysclk_cts_4 (clk_reset_logic)
                                  1.00              0.00 &     0.51 r
  u_clk_reset_logic/reset_stretch_reg/CK (QDFFRBN)
                                  1.00     0.00     0.00 &     0.51 r
  u_clk_reset_logic/reset_stretch_reg/Q (QDFFRBN)
                                  1.00              0.17 &     0.68 r
  u_clk_reset_logic/U63/I (BUF1CK)
                                  1.00     0.00     0.00 &     0.68 r
  u_clk_reset_logic/U63/O (BUF1CK)
                                  1.00              0.06 &     0.74 r
  u_clk_reset_logic/U2/I (BUF4)
                                  1.00     0.00     0.00 &     0.74 r
  u_clk_reset_logic/U2/O (BUF4)
                                  1.00              0.09 &     0.83 r
  u_clk_reset_logic/o_rst_except (clk_reset_logic)
                                  1.00              0.00 &     0.83 r
  u_init/i_rst_except (init)      1.00              0.00 &     0.83 r
  u_init/o_cct_wl2_reg/RB (QDFFRBS)
                                  1.00     0.00     0.00 &     0.83 r
  data arrival time                                            0.83

  clock i_sysclk (rise edge)                        0.00       0.00
  clock source latency                              0.00       0.00
  i_sysclk (in)                                     0.00 &     0.00 r
  INV12CK_BC_2/I (INV12CK)        1.00     0.00     0.00 &     0.00 r
  INV12CK_BC_2/O (INV12CK)        1.00              0.03 &     0.03 f
  INV12CK_BC_3/I (INV8CK)         1.00     0.00     0.00 &     0.03 f
  INV12CK_BC_3/O (INV8CK)         1.00              0.03 &     0.05 r
  BUF8CK_G3B13I1/I (BUF6)         1.00     0.00     0.00 &     0.06 r
  BUF8CK_G3B13I1/O (BUF6)         1.00              0.08 &     0.14 r
  BUF12CK_G3B11I1/I (BUF8)        1.00     0.00     0.00 &     0.14 r
  BUF12CK_G3B11I1/O (BUF8)        1.00              0.08 &     0.22 r
  BUF8_G3B9I1/I (BUF6)            1.00     0.00     0.00 &     0.22 r
  BUF8_G3B9I1/O (BUF6)            1.00              0.08 &     0.30 r
  BUF8_G3B7I1/I (BUF8)            1.00     0.00     0.00 &     0.30 r
  BUF8_G3B7I1/O (BUF8)            1.00              0.08 &     0.38 r
  BUF4CK_G3B5I1/I (BUF8)          1.00     0.00     0.00 &     0.38 r
  BUF4CK_G3B5I1/O (BUF8)          1.00              0.09 &     0.47 r
  BUF6CK_G3B3I1/I (BUF4)          1.00     0.00     0.00 &     0.47 r
  BUF6CK_G3B3I1/O (BUF4)          1.00              0.11 &     0.58 r
  BUF3_G3B2I1/I (BUF4CK)          1.00     0.00     0.00 &     0.58 r
  BUF3_G3B2I1/O (BUF4CK)          1.00              0.12 &     0.70 r
  u_init/cts_0_2 (init)           1.00              0.00 &     0.70 r
  u_init/BUF2CK_G3B1I10/I (BUF4CK)
                                  1.00     0.00     0.00 &     0.70 r
  u_init/BUF2CK_G3B1I10/O (BUF4CK)
                                  1.00              0.11 &     0.81 r
  u_init/o_cct_wl2_reg/CK (QDFFRBS)
                                  1.00     0.00     0.00 &     0.81 r
  clock reconvergence pessimism                    -0.22       0.59
  clock uncertainty                                 0.20       0.79
  library removal time            1.00              0.09       0.88
  data required time                                           0.88
  --------------------------------------------------------------------
  data required time                                           0.88
  data arrival time                                           -0.83
  --------------------------------------------------------------------
  slack (VIOLATED)                                            -0.05
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陈涛
发表于 2013-7-3 12:49:42 | 显示全部楼层
本帖最后由 陈涛 于 2013-7-3 12:51 编辑

再加两个 -net -trans 选项
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yl5495
 楼主| 发表于 2013-7-3 12:58:07 | 显示全部楼层


再加两个 -net -trans 选项
陈涛 发表于 2013-7-3 12:49

                               
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  Startpoint: u_clk_reset_logic/reset_stretch_reg
               (rising edge-triggered flip-flop clocked by i_sysclk)
  Endpoint: u_init/o_cct_wl2_reg
               (removal check against rising-edge clock i_sysclk)
  Path Group: **async_default**
  Path Type: min

  Point                      Fanout  DTrans   Trans    Derate   Delta     Incr       Path
  ------------------------------------------------------------------------------------------
  clock i_sysclk (rise edge)                                              0.00       0.00
  clock source latency                                                    0.00       0.00
  i_sysclk (in)                                0.00                       0.00 &     0.00 r
  i_sysclk (net)               1
  INV12CK_BC_2/I (INV12CK)            0.00     0.00     1.00     0.00     0.00 &     0.00 r
  INV12CK_BC_2/O (INV12CK)                     0.02     1.00              0.02 &     0.02 f
  i_sysclk_BC (net)            1
  INV12CK_BC_3/I (INV8CK)             0.00     0.02     1.00     0.00     0.00 &     0.02 f
  INV12CK_BC_3/O (INV8CK)                      0.03     1.00              0.02 &     0.03 r
  i_sysclk_BC_1 (net)          2
  BUF8CK_G3B13I1/I (BUF6)             0.00     0.03     1.00     0.00     0.00 &     0.04 r
  BUF8CK_G3B13I1/O (BUF6)                      0.03     1.00              0.05 &     0.09 r
  i_sysclk_BC_1_G3B1I1 (net)   1
  BUF12CK_G3B11I1/I (BUF8)            0.00     0.03     1.00     0.00     0.00 &     0.09 r
  BUF12CK_G3B11I1/O (BUF8)                     0.04     1.00              0.05 &     0.14 r
  i_sysclk_BC_1_G3B2I1 (net)   1
  BUF8_G3B9I1/I (BUF6)                0.00     0.04     1.00     0.00     0.00 &     0.14 r
  BUF8_G3B9I1/O (BUF6)                         0.03     1.00              0.05 &     0.19 r
  i_sysclk_BC_1_G3B3I1 (net)   1
  BUF8_G3B7I1/I (BUF8)                0.00     0.03     1.00     0.00     0.00 &     0.19 r
  BUF8_G3B7I1/O (BUF8)                         0.03     1.00              0.05 &     0.24 r
  i_sysclk_BC_1_G3B4I1 (net)   1
  BUF4CK_G3B5I1/I (BUF8)              0.00     0.03     1.00     0.00     0.00 &     0.24 r
  BUF4CK_G3B5I1/O (BUF8)                       0.04     1.00              0.05 &     0.29 r
  i_sysclk_BC_1_G3B5I1 (net)   2
  BUF6CK_G3B3I1/I (BUF4)              0.00     0.04     1.00     0.00     0.00 &     0.29 r
  BUF6CK_G3B3I1/O (BUF4)                       0.06     1.00              0.07 &     0.36 r
  i_sysclk_BC_1_G3B6I1 (net)   3
  BUF4CK_G3B2I3/I (BUF6)              0.00     0.06     1.00     0.00     0.00 &     0.36 r
  BUF4CK_G3B2I3/O (BUF6)                       0.08     1.00              0.07 &     0.44 r
  i_sysclk_BC_1_G3B7I3 (net)   7
  BUF2CK_G3B1I11/I (BUF2)             0.00     0.08     1.00     0.00     0.00 &     0.44 r
  BUF2CK_G3B1I11/O (BUF2)                      0.06     1.00              0.07 &     0.51 r
  i_sysclk_BC_1_G3B8I11 (net)
                               7
  u_clk_reset_logic/i_sysclk_cts_4 (clk_reset_logic)
                                               0.00     1.00              0.00 &     0.51 r
  u_clk_reset_logic/i_sysclk_cts_4 (net)
  u_clk_reset_logic/reset_stretch_reg/CK (QDFFRBN)
                                      0.00     0.06     1.00     0.00     0.00 &     0.51 r
  u_clk_reset_logic/reset_stretch_reg/Q (QDFFRBN)
                                               0.07     1.00              0.17 &     0.68 r
  u_clk_reset_logic/n18 (net)
                               2
  u_clk_reset_logic/U63/I (BUF1CK)
                                      0.00     0.07     1.00     0.00     0.00 &     0.68 r
  u_clk_reset_logic/U63/O (BUF1CK)             0.05     1.00              0.06 &     0.74 r
  u_clk_reset_logic/n80 (net)
                               1
  u_clk_reset_logic/U2/I (BUF4)       0.00     0.05     1.00     0.00     0.00 &     0.74 r
  u_clk_reset_logic/U2/O (BUF4)                0.11     1.00              0.09 &     0.83 r
  u_clk_reset_logic/o_rst_except (net)
                               9
  u_clk_reset_logic/o_rst_except (clk_reset_logic)
                                               0.00     1.00              0.00 &     0.83 r
  rst_except (net)
  u_init/i_rst_except (init)                   0.00     1.00              0.00 &     0.83 r
  u_init/i_rst_except (net)
  u_init/o_cct_wl2_reg/RB (QDFFRBS)
                                      0.00     0.11     1.00     0.00     0.00 &     0.83 r
  data arrival time                                                                  0.83

  clock i_sysclk (rise edge)                                              0.00       0.00
  clock source latency                                                    0.00       0.00
  i_sysclk (in)                                0.00                       0.00 &     0.00 r
  i_sysclk (net)               1
  INV12CK_BC_2/I (INV12CK)            0.00     0.00     1.00     0.00     0.00 &     0.00 r
  INV12CK_BC_2/O (INV12CK)                     0.02     1.00              0.03 &     0.03 f
  i_sysclk_BC (net)            1
  INV12CK_BC_3/I (INV8CK)             0.00     0.02     1.00     0.00     0.00 &     0.03 f
  INV12CK_BC_3/O (INV8CK)                      0.03     1.00              0.03 &     0.05 r
  i_sysclk_BC_1 (net)          2
  BUF8CK_G3B13I1/I (BUF6)             0.00     0.03     1.00     0.00     0.00 &     0.06 r
  BUF8CK_G3B13I1/O (BUF6)                      0.03     1.00              0.08 &     0.14 r
  i_sysclk_BC_1_G3B1I1 (net)   1
  BUF12CK_G3B11I1/I (BUF8)            0.00     0.03     1.00     0.00     0.00 &     0.14 r
  BUF12CK_G3B11I1/O (BUF8)                     0.04     1.00              0.08 &     0.22 r
  i_sysclk_BC_1_G3B2I1 (net)   1
  BUF8_G3B9I1/I (BUF6)                0.00     0.04     1.00     0.00     0.00 &     0.22 r
  BUF8_G3B9I1/O (BUF6)                         0.03     1.00              0.08 &     0.30 r
  i_sysclk_BC_1_G3B3I1 (net)   1
  BUF8_G3B7I1/I (BUF8)                0.00     0.03     1.00     0.00     0.00 &     0.30 r
  BUF8_G3B7I1/O (BUF8)                         0.03     1.00              0.08 &     0.38 r
  i_sysclk_BC_1_G3B4I1 (net)   1
  BUF4CK_G3B5I1/I (BUF8)              0.00     0.03     1.00     0.00     0.00 &     0.38 r
  BUF4CK_G3B5I1/O (BUF8)                       0.04     1.00              0.09 &     0.47 r
  i_sysclk_BC_1_G3B5I1 (net)   2
  BUF6CK_G3B3I1/I (BUF4)              0.00     0.04     1.00     0.00     0.00 &     0.47 r
  BUF6CK_G3B3I1/O (BUF4)                       0.06     1.00              0.11 &     0.58 r
  i_sysclk_BC_1_G3B6I1 (net)   3
  BUF3_G3B2I1/I (BUF4CK)              0.00     0.06     1.00     0.00     0.00 &     0.58 r
  BUF3_G3B2I1/O (BUF4CK)                       0.06     1.00              0.12 &     0.70 r
  i_sysclk_BC_1_G3B7I1 (net)   4
  u_init/cts_0_2 (init)                        0.00     1.00              0.00 &     0.70 r
  u_init/cts_0_2 (net)
  u_init/BUF2CK_G3B1I10/I (BUF4CK)
                                      0.00     0.06     1.00     0.00     0.00 &     0.70 r
  u_init/BUF2CK_G3B1I10/O (BUF4CK)             0.05     1.00              0.11 &     0.81 r
  u_init/i_sysclk_BC_1_G3B8I10 (net)
                               5
  u_init/o_cct_wl2_reg/CK (QDFFRBS)
                                      0.00     0.05     1.00     0.00     0.00 &     0.81 r
  clock reconvergence pessimism                                          -0.22       0.59
  clock uncertainty                                                       0.20       0.79
  library removal time                                  1.00              0.09       0.88
  data required time                                                                 0.88
  ------------------------------------------------------------------------------------------
  data required time                                                                 0.88
  data arrival time                                                                 -0.83
  ------------------------------------------------------------------------------------------
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haihai8595
发表于 2013-7-3 13:08:34 | 显示全部楼层
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