Altera 时钟切换

jxlannie · 发表于 2013-6-26 11:42:15

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在使用Quartus12.1的时候，某几个模块需要进行时钟切换，切换的模块调用的是ALTCLKCTRL Ip核，使用的是global clock，现在从FPGA的两个全局时钟引脚输入的时钟分别进入各自的锁相环（PLL IP核），输出倍频后的时钟可否作为ALTCLKCTRL的输入？

gygyg · 发表于 2013-6-26 14:20:36

好高端

jxlannie · 发表于 2013-6-26 21:30:46

回复 2# chen851112

cycloneIII

jxlannie · 发表于 2013-6-27 14:05:50

回复 5# chen851112

OK . Thank u

qiudanyi1 · 发表于 2013-6-27 20:50:40

应该可以

huster · 发表于 2013-6-28 13:38:44

这种问题最好自己试试

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