ADC后仿真9.8bit，测试的话一般能测到多少位啊？

wangjinxiong · 发表于 2012-12-24 16:02:58

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各位大虾，如题，跪求高人指点啊

semico_ljj · 发表于 2012-12-24 16:25:56

减去1~1.5bit

fuyibin · 发表于 2012-12-24 21:31:08

做的好可以和理论上很好的match
不过你没考虑noise ,所以具体能到什么样子不好说

bitcat · 发表于 2012-12-26 09:33:00

回复 3# fuyibin

10bit noise 随便做了

fengtang2332 · 发表于 2013-6-24 17:28:23

回复 1# wangjinxiong

请问您的后仿真和前仿真，差几位？

我的后仿真和前仿真差了2bit，是不是差太多了？

acgdestiny · 发表于 2013-6-25 01:45:20

回复 5# fengtang2332

确实是太多了！
正常是不会掉超过1bit的
你的layout应该重画比较好

fengtang2332 · 发表于 2013-6-26 17:30:48

回复 6# acgdestiny

您好。
非常感谢您的回复。

不过我还有一个问题：版图除了普通的对称规则之外，
我还对放大器的输入节点做了保护，其他的还有什么特备需要注意的呢？
谢谢。

fortissimo.g · 发表于 2013-6-26 17:37:21

你是什么类型的ＡＤＣ？

fengtang2332 · 发表于 2013-6-27 14:28:19

回复 8# fortissimo.g

我做的是sigma-delta ADC。
在版图上，除了通用的要求之外，不知道还有哪些特殊的要求。
谢谢。

fortissimo.g · 发表于 2013-6-27 22:14:27

CT/DT? single bit/multi bit ? if CT, RZ or NRZ ? architecture ? If processing DC, CHS or CDS ? 我感觉你可能在设计上有一点缺陷，对于SDM，本来应该具有的特性就是要对版图不敏感那。

[求助] ADC后仿真9.8bit，测试的话一般能测到多少位啊？