求助多时钟综合的问题

trippa

我在DC的时候的设计中有两个时钟，为同步时钟，不同时钟在模块中穿插，这种输入输出延时该怎样添加了？谢谢了

陈涛

set_input_delay -clock -add 。。。

trippa

回复 2# 陈涛


    十分感谢你的解答。我试了一下，我是这样设置的：set_input_delay -max XX -clock clk1 [all_inputs]
                                                               remove_input_delay [get_ports "clk1 clk2"]
                                                               set_input_delay -max XY -clock clk2 -add [all_inputs]
                                                               remove_input_delay [get_ports "clk1 clk2"]
                                                               set_output_delay -max XY -clock clk2 [all_outputs]
我查看sdc文件里面所有的输入延时都是相对于clk1的，没有相对于clk2的延时信息。是不是我的约束不对？

还有，在我的设计中（由好多子模块构成），存在一个模块的输出是另一个模块的时钟，且在一个模块内一个单元输出就作为触发器的时钟端口，这种情况下，产生了大量没有被约束endpoint。这种情况是否需要单独为这个模块定义时钟？如果不需要，这些endpoints的约束该怎样加呢？我查阅了好多资料都没有解决。希望你能再给点提示，谢谢。

陈涛

"产生了大量没有被约束endpoint"
create_generated_clock

trippa

回复 4# 陈涛


    十分感谢你抽出时间来给解答。在一个设计中，由组合逻辑的输出作为时钟去驱动时序器件（DFF）的时钟引脚（不是门控时钟），是否可以把这些时序器件当做组合逻辑，若可以，在check timing报告中以这些时序器件的数据输入端为endpoints不受约束，可以忽略不管吗？谢谢。

陈涛

一般不这样做

trippa

回复 6# 陈涛


    谢谢。但是在我的设计中，有好多都是由组合逻辑输出去驱动时序器件的时钟引脚，我没有定义这种由组合逻辑输出作为时钟，因而在时序器件输入端产生了大量没有被约束的endpoints.请问这种情况该怎样添加约束才能解决呢？

陈涛

如果没有set_case_analysis的话，时钟可以自动穿过组合逻辑

trippa

回复 8# 陈涛


   没有set_case_analyse,有由时钟控制的DDF的输出参与到了产生时钟的组合逻辑中，我试着在组合逻辑的输出端定义一个时钟，这样可以解决由该时钟驱动的DDF的输入端没有被约束的情况，但是这样产生的毛刺就引入进了时钟，应该会电路的功能的影响。还有我这样做在PR的时候这个时钟是不是也是和全局时钟一样进行CTS？这样对PR有什么不利影响？

陈涛

“组合逻辑产生的毛刺就引入进了时钟”与“在组合逻辑的输出端定义一个时钟”没有关系，那是RTL code的问题。
一般与“全局时钟一样进行CTS”，但是也有例外，与设计有关