有无必要使用DC+Quartus的方法验证ASIC?

xiaocat85

小弟之前一直做FPGA，现在转做ASIC，一个200K gate左右的小片子，0.18um的工艺，代码已经在FPGA上验证通过，DC上综合也没有异常的warning，但是还是担心某些模块在DC的综合结果与Quartus不一致，所以想用DC的综合（用altera的器件库作为库）结果导入到Quartus中布局布线来验证一下，进一步减小风险，不知有没有这个必要？还是做一下后仿就OK?

vongy

DC合完了做下netlist与RTL的LEC

xiaocat85

回复 2# vongy


    你的意思是用Foramlity或者conformal跑一下，确认RTL与netlist是否等价，是吗？

Timme

能综合FPGA库的DC十年前就没有更新了，而且综合出来也不保证能跟ASIC Netlist完全对等。如果你有这方面的担心，可以将STD Cell全部写成一个个小Module，用Quartus吃ASIC Netlist进行综合。比如，对NAND Cell就这样写：

1. module NAND2X1(A,B,Y);
   
2. 
   
3. input A/*synthesis keep*/;
   
4. input B/*synthesis keep*/;
   
5. output Y/*synthesis keep*/;
   
6. 
   
7. assign Y=~(A&B);
   
8. 
   
9. endmodule
   

复制代码

这样能保证FPGA的功能和ASIC是100%一样的，但资源占用可能会比原来大十几倍，时序也会变差。


不加synthesis keep资源会小很多，不过记得不要开物理综合，不然又不对等了。。。
如果RTL代码质量达到ARM的水平，就完全没必要这样做。

xiaocat85

回复 4# Timme

是啊 ，好像2004.12-SP4以后的版本就不行了。你说的对，用两套库来综合，结果没有太多的可比性。RTL的质量肯定不能跟ARM比了，还是走完Foramlity再用后仿check一下。多谢指点~~