Xinlinx 布局布线时（place and route）出现 1 signals are not completely routed

sober

麻烦请问各位大侠，在Xilinx place & route 时出现：1 signals are not completely routed  

但是并没有提示Error message，出现下边report 后就退出了，在这个report里timming是不满足的，

timming 不满足会影响布局布线吗？记得以前会布下去啊，然后最后会给一个violation report啥的。

麻烦各位帮看一下，多谢~~


Release 10.1 par K.39 (lin64)
Copyright (c) 1995-2008 Xilinx, Inc.  All rights reserved.
cpu0507::  Wed Jun 05 14:30:30 2013
par -w -intstyle ise -ol std -t 1 UDCHE_map.ncd UDCHE.ncd UDCHE.pcf


Constraints file: UDCHE.pcf.
Loading device for application Rf_Device from file '5vlx330t.nph' in environment /cad/xilinx101/ISE.
   "UDCHE" is an NCD, version 3.2, device xc5vlx330t, package ff1738, speed -2
Initializing temperature to 85.000 Celsius. (default - Range: 0.000 to 85.000 Celsius)
Initializing voltage to 0.950 Volts. (default - Range: 0.950 to 1.050 Volts)
INFO:Timing:3377 - Intersecting Constraints found and resolved.  For more information see the TSI report.
Device speed data version:  "RODUCTION 1.62 2008-08-19".

Device Utilization Summary:
   Number of BUFDSs                          2 out of 12     16%
   Number of BUFGs                          11 out of 32     34%
   Number of BUFGCTRLs                       2 out of 32      6%
   Number of DCM_ADVs                        3 out of 12     25%
   Number of GTP_DUALs                       2 out of 12     16%
      Number of LOCed GTP_DUALs              2 out of 2     100%
   Number of External IOBs                  70 out of 960     7%
      Number of LOCed IOBs                  61 out of 70     87%
   Number of External IPADs                  8 out of 1034    1%
      Number of LOCed IPADs                  8 out of 8     100%
   Number of External OPADs                  4 out of 48      8%
      Number of LOCed OPADs                  4 out of 4     100%
   Number of RAMB18X2SDPs                    6 out of 324     1%
   Number of Slice Registers             28014 out of 207360 13%
      Number used as Flip Flops          27946
      Number used as Latches                64
      Number used as LatchThrus              4
   Number of Slice LUTS                  38338 out of 207360 18%
   Number of Slice LUT-Flip Flop pairs   47340 out of 207360 22%

Overall effort level (-ol):   Standard
Router effort level (-rl):    Standard
Starting initial Timing Analysis.  REAL time: 1 mins 45 secs
Finished initial Timing Analysis.  REAL time: 1 mins 56 secs
Starting Router
Phase 1: 225914 unrouted;       REAL time: 2 mins 18 secs
Phase 2: 212882 unrouted;       REAL time: 2 mins 34 secs
WARNING:Route:436 - The router has detected an unroutable situation for one or more connections. The router will finish
   the rest of the design and leave them as unrouted, The cause of this behavior is either an issue with the placement
   or unroutable placement constraints. To allow you to use FPGA editor to isolate the problems, the following is a list
   of (up to 10) such unroutable connections:
  Unroutable   signal: UFSHRXP_IBUF   pin:  UFS_UNIPRO_HOST/MPHY/MPHY_LPHY/LPHY_RX_CTR/EPM_LINES_q<1>/A6
  Unroutable   signal: UFSHRXP_IBUF   pin:  UFS_UNIPRO_HOST/MPHY/MPHY_LPHY/LPHY_RX_CTR/EPM_LINES_q<1>/B5
Phase 3: 105057 unrouted;       REAL time: 4 mins 29 secs
Phase 4: 105057 unrouted; (2186293)      REAL time: 4 mins 52 secs
Phase 5: 105012 unrouted; (1974351)      REAL time: 5 mins 50 secs
Phase 6: 105012 unrouted; (1974351)      REAL time: 6 mins 3 secs
Phase 7: 2 unrouted; (2525165)      REAL time: 9 mins 42 secs
Updating file: UDCHE.ncd with current fully routed design.
Phase 8: 2 unrouted; (2525165)      REAL time: 10 mins 34 secs
Phase 9: 2 unrouted; (2525165)      REAL time: 10 mins 39 secs
Phase 10: 2 unrouted; (2472813)      REAL time: 12 mins 8 secs
Total REAL time to Router completion: 13 mins
Total CPU time to Router completion: 12 mins 13 secs
Partition Implementation Status
-------------------------------
  No Partitions were found in this design.
-------------------------------
Generating "AR" statistics.
**************************
Generating Clock Report
**************************
+---------------------+--------------+------+------+------------+-------------+
|        Clock Net    |   Resource   |Locked|Fanout|Net Skew(ns)|Max Delay(ns)|
+---------------------+--------------+------+------+------------+-------------+
|           FECLK_PE0 |BUFGCTRL_X0Y26| No   | 4808 |  1.152     |  2.593      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/DME_ |              |      |      |            |             |
|                 CLK |BUFGCTRL_X0Y25| No   | 4413 |  1.107     |  2.631      |
+---------------------+--------------+------+------+------------+-------------+
|           REFCLKOUT |BUFGCTRL_X0Y23| No   |   25 |  0.710     |  2.220      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/MPHY |              |      |      |            |             |
|/MPHY_LPHY/INF_RXCLK |              |      |      |            |             |
|                     | BUFGCTRL_X0Y8| No   |  131 |  0.254     |  2.190      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/MPHY |              |      |      |            |             |
|/MPHY_EPHY/tile0_txo |              |      |      |            |             |
|       utclk0_i_bufg |BUFGCTRL_X0Y28| No   |    4 |  0.172     |  1.710      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/MPHY |              |      |      |            |             |
|/MPHY_EPHY/REFCLKOUT |              |      |      |            |             |
|                     |BUFGCTRL_X0Y21| No   |    8 |  0.502     |  1.947      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/MPHY |              |      |      |            |             |
|           /FECLK_PE |BUFGCTRL_X0Y24| No   |   24 |  0.559     |  2.125      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/MPHY |              |      |      |            |             |
|/MPHY_EPHY/tile0_txu |              |      |      |            |             |
|            srclk0_i |BUFGCTRL_X0Y19| No   |    3 |  0.006     |  2.125      |
+---------------------+--------------+------+------+------------+-------------+
|GTP_EPHY/tile0_txusr |              |      |      |            |             |
|              clk0_i |BUFGCTRL_X0Y31| No   |    5 |  0.006     |  2.505      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/UFS_ |              |      |      |            |             |
|HOST/UTP_RX_UPIU/RX_ |              |      |      |            |             |
|DATAIN/RX_DATAIN_FSM |              |      |      |            |             |
|    /cur_st_FSM_FFd3 |         Local|      |   78 |  0.000     |  1.840      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/UFS_ |              |      |      |            |             |
|HOST/UFS_HOST_CTRL/T |              |      |      |            |             |
|R_QUEUE/UTR_DB_DETEC |              |      |      |            |             |
|    T_23/UTRLDB_DETC |         Local|      |   15 |  0.442     |  0.874      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/UFS_ |              |      |      |            |             |
|HOST/UFS_HOST_CTRL/T |              |      |      |            |             |
|R_QUEUE/UTR_DB_DETEC |              |      |      |            |             |
|    T_31/UTRLDB_DETC |         Local|      |   15 |  0.474     |  0.903      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/UFS_ |              |      |      |            |             |
|HOST/UFS_HOST_CTRL/T |              |      |      |            |             |
|R_QUEUE/UTR_DB_DETEC |              |      |      |            |             |
|    T_15/UTRLDB_DETC |         Local|      |   18 |  0.317     |  0.745      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/UFS_ |              |      |      |            |             |
|HOST/UFS_AXI_W/AXI_W |              |      |      |            |             |
|RITE_REQ/AXIW_REQ_FS |              |      |      |            |             |
|    M/nex_st_not0001 |         Local|      |    2 |  0.132     |  0.522      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/UFS_ |              |      |      |            |             |
|HOST/UFS_AHB/UFS_AHB |              |      |      |            |             |
| _FSM/nex_st_not0001 |         Local|      |    4 |  0.430     |  0.830      |
+---------------------+--------------+------+------+------------+-------------+
|EPXC/EP_POWELL/PME_A |              |      |      |            |             |
|                  CK |         Local|      |    2 |  0.194     |  0.586      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/UFS_ |              |      |      |            |             |
|HOST/UFS_HOST_CTRL/T |              |      |      |            |             |
|R_QUEUE/UTR_DB_DETEC |              |      |      |            |             |
|     T_7/UTRLDB_DETC |         Local|      |   18 |  0.290     |  0.840      |
+---------------------+--------------+------+------+------------+-------------+
|UFS_UNIPRO_HOST/UFS_ |              |      |      |            |             |
|HOST/UTP_RX/UTP_RX_F |              |      |      |            |             |
|   SM/nex_st_not0001 |         Local|      |    3 |  0.164     |  0.551      |
+---------------------+--------------+------+------+------------+-------------+
* Net Skew is the difference between the minimum and maximum routing
only delays for the net. Note this is different from Clock Skew which
is reported in TRCE timing report. Clock Skew is the difference between
the minimum and maximum path delays which includes logic delays.
Timing Score: 2472813
WARNINGar:62 - Your design did not meet timing.  The following are some suggestions to assist you to meet timing in
   your design.
      Review the timing report using Timing Analyzer (In ISE select "ost-Place &
      Route Static Timing Report").  Go to the failing constraint(s) and select
      the "Timing Improvement Wizard" link for suggestions to correct each problem.
   Try the Design Goal and Strategies for Timing Performance (In ISE select Project -> Design Goals & Strategies) to
   ensure the best options are set in the tools for timing closure.
   Increase the PAR Effort Level setting to "high"
   Use the Xilinx "SmartXplorer" script to try special combinations of
   options known to produce very good results.
INFO:Timing:3284 - This timing report was generated using estimated delay information.  For accurate numbers, please refer to the
   post Place and Route timing report.
INFO:Timing:2761 - N/A entries in the Constraints list may indicate that the constraint does not cover any paths or that it has no
   requested value.
INFO:Timing:3284 - This timing report was generated using estimated delay
   information.  For accurate numbers, please refer to the post Place and Route
   timing report.
Number of Timing Constraints that were not applied: 1
Asterisk (*) preceding a constraint indicates it was not met.
   This may be due to a setup or hold violation.
------------------------------------------------------------------------------------------------------
  Constraint                                |  Check  | Worst Case |  Best Case | Timing |   Timing   
                                            |         |    Slack   | Achievable | Errors |    Score   
------------------------------------------------------------------------------------------------------
* TS_MPHY_FECLK_PE0 = PERIOD TIMEGRP "MPHY_ | SETUP   |     0.173ns|     7.627ns|       0|           0
  FECLK_PE0" 7.8 ns HIGH 50%                | HOLD    |    -4.717ns|            |     6          |        |            
------------------------------------------------------------------------------------------------------
  NET "GTP_EPHY/pcie_ephy_i/tile0_txdata0_r | MAXDELAY|     0.209ns|     0.791ns|       0|           0
  <3>" MAXDELAY = 1 ns                      |         |            |            |        |            
------------------------------------------------------------------------------------------------------
  NET "GTP_EPHY/pcie_ephy_i/tile0_txdata0_r | MAXDELAY|     0.209ns|     0.791ns|       0|           0
  <15>" MAXDELAY = 1 ns                     |         |            |            |        |            
------------------------------------------------------------------------------------------------------
  NET "GTP_EPHY/pcie_ephy_i/tile0_txdata0_r | MAXDELAY|     0.235ns|     0.765ns|       0|           0
  <6>" MAXDELAY = 1 ns                      |         |            |            |        |            
------------------------------------------------------------------------------------------------------
  NET "GTP_EPHY/pcie_ephy_i/tile0_txdata0_r | MAXDELAY|     0.248ns|     0.752ns|       0|           0
  <5>" MAXDELAY = 1 ns                      |         |            |            |        |            
------------------------------------------------------------------------------------------------------
  TS_REFCLKOUT = PERIOD TIMEGRP "REFCLKOUT" | SETUP   |     0.252ns|     7.548ns|       0|           0
   7.8 ns HIGH 50%                          | HOLD    |     0.131ns|            |       0|           0
------------------------------------------------------------------------------------------------------
  NET "GTP_EPHY/pcie_ephy_i/tile0_txchardis | MAXDELAY|     0.270ns|     0.730ns|       0|           0
  pmode0_r<0>" MAXDELAY = 1 ns              |         |            |            |        |            
------------------------------------------------------------------------------------------------------
  NET "UFS_UNIPRO_HOST/MPHY/MPHY_EPHY/UFS_H | MAXDELAY|     0.279ns|     0.721ns|       0|           0
  OST_GTP/tile0_txelecidle0_r" MAXDELAY     |         |            |            |        |            
       = 1 ns                               |         |            |            |        |            
------------------------------------------------------------------------------------------------------
  NET "GTP_EPHY/pcie_ephy_i/tile0_txdata0_r | MAXDELAY|     0.293ns|     0.707ns|       0|           0
  <2>" MAXDELAY = 1 ns                      |         |            |            |        |            
------------------------------------------------------------------------------------------------------
  NET "GTP_EPHY/pcie_ephy_i/tile0_txdata0_r | MAXDELAY|     0.293ns|     0.707ns|       0|           0
  <10>" MAXDELAY = 1 ns                     |         |            |            |        |            
------------------------------------------------------------------------------------------------------
  NET "GTP_EPHY/pcie_ephy_i/tile0_txdata0_r | MAXDELAY|     0.293ns|     0.707ns|       0|           0
  <14>" MAXDELAY = 1 ns                     |         |            |            |        |            
------------------------------------------------------------------------------------------------------
  NET "GTP_EPHY/pcie_ephy_i/tile0_txdetectr | MAXDELAY|     0.298ns|     0.702ns|       0|           0
  x0_r" MAXDELAY = 1 ns                     |         |            |            |        |            
------------------------------------------------------------------------------------------------------
  NET "GTP_EPHY/pcie_ephy_i/tile0_txcharisk | MAXDELAY|     0.313ns|     0.687ns|       0|           0
  0_r<1>" MAXDELAY = 1 ns                   |         |            |            |        |            
------------------------------------------------------------------------------------------------------
  NET "GTP_EPHY/pcie_ephy_i/tile0_txelecidl | MAXDELAY|     0.405ns|     0.595ns|       0|           0
  e0_r" MAXDELAY = 1 ns                     |         |            |            |        |            
------------------------------------------------------------------------------------------------------
  NET "GTP_EPHY/pcie_ephy_i/tile0_txchardis | MAXDELAY|     0.548ns|     0.452ns|       0|           0
  pmode0_r<1>" MAXDELAY = 1 ns              |         |            |            |        |            
------------------------------------------------------------------------------------------------------
  TS_USRCLK0 = PERIOD TIMEGRP "USRCLK0" 3.9 | SETUP   |     1.387ns|     2.513ns|       0|           0
   ns HIGH 50%                              | HOLD    |     1.217ns|            |       0|           0
------------------------------------------------------------------------------------------------------
  PATH "TS_LTSSM_GEN_path" TIG              | SETUP   |         N/A|     8.009ns|     N/A|           0
------------------------------------------------------------------------------------------------------
  TS_MPHY_USRCLK0 = PERIOD TIMEGRP "MPHY_US | N/A     |         N/A|         N/A|     N/A|         N/A
  RCLK0" 3.9 ns HIGH 50%                    |         |            |            |        |            
------------------------------------------------------------------------------------------------------

Derived Constraint Report
Derived Constraints for TS_MPHY_FECLK_PE0
+-------------------------------+-------------+-------------+-------------+-------------+-------------+-------------+-------------+
|                               |   Period    |       Actual Period       |      Timing Errors        |      Paths Analyzed       |
|           Constraint          | Requirement |-------------+-------------|-------------+-------------|-------------+-------------|
|                               |             |   Direct    | Derivative  |   Direct    | Derivative  |   Direct    | Derivative  |
+-------------------------------+-------------+-------------+-------------+-------------+-------------+-------------+-------------+
|TS_MPHY_FECLK_PE0              |      7.800ns|      7.627ns|      9.297ns|          602|         1362|       146475|  11855044455|
| TS_UFS_UNIPRO_HOST_MPHY_MPHY_L|     15.600ns|     18.594ns|          N/A|         1362|            0|  11855044455|            0|
| PHY_LPHY_CLK_CENTER_clkdv_i   |             |             |             |             |             |             |             |
+-------------------------------+-------------+-------------+-------------+-------------+-------------+-------------+-------------+
2 constraints not met.
INFO:Timing:2761 - N/A entries in the Constraints list may indicate that the
   constraint does not cover any paths or that it has no requested value.

Generating Pad Report.
1 signals are not completely routed.
WARNINGar:100 - Design is not completely routed.
Total REAL time to PAR completion: 15 mins 13 secs
Total CPU time to PAR completion: 13 mins 31 secs
Peak Memory Usage:  2349 MB
Placer: Placement generated during map.
Routing: Completed - errors found.
Timing: Completed - 1964 errors found.
Number of error messages: 0
Number of warning messages: 4
Number of info messages: 3
Writing design to file UDCHE.ncd

PAR done!

gygyg

timming 不满足不会影响布局布线阿

zhouning523

timming 不满足不会影响布局布线阿
gygyg 发表于 2013-6-5 19:40

                               
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好像是这样的

guofu2010

谁说的啊，呵呵，工具首先是按约束来布局布线的,要不然时序约束有什么用呢

tigerjade

1 signals are not completely routed.

就说明至少有个信号没办法通过ＰＡＲ，更不要说timing了。这个时候的timing完全没意义。需要看*.unrouted文件去查哪个信号有问题。

sober

回复 5# tigerjade


    多谢各位大侠，就像tigerjade说的一样，我用GTP 的 一个 差分 input 端（RXN） 做了 logic，所以PAR 就不能布线了。去掉了这部分逻辑就OK 了 。

atlandis

回复 6# sober


请教为什么用GTP 的 一个 差分 input 端（RXN） 做了 logic，所以PAR 就不能布线？