关于FPGA同时使用时钟的上升沿和下降沿的问题

cornerman · 发表于 2012-6-1 16:11:54

回复 6# warmheard

你分析的很有道理，但是对于楼主所提出的，用CLK的上升沿和下降沿触发不同的寄存器存在什么问题，似乎并没有给出解释，而是直接给出了解决的办法？

xiaobenyi · 发表于 2013-5-7 09:02:23

楼主忽略了一个很重要的问题
为什么要上升沿下降沿同时都动作?那还不是因为时钟很高,不想用更高的时钟来工作,结果楼主直接说来个PLL2倍频的时钟,这样做失去了上升下降同时工作的意义
而且也不存在说上升下降都动作就代表电平敏感,这个理解完全错误

实现的方法,通常是由两组寄存器,一组上升沿动作,一组下降沿动作