新手求教LDO在STB仿真时遇到的奇怪问题

JuniorAnalog · 发表于 2013-4-20 21:43:06

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本帖最后由 JuniorAnalog 于 2013-4-20 21:47 编辑

小弟最近在设计LDO，由于是新手，有很多盲点；
最近遇到的一个问题就是在仿LDO的环路增益的时候，增益相位图出现了奇怪的现象，仿佛是出现零点了（如图1）；由于error amplifier的bias和reference均是由bandgap电路产生，我无意中去掉了bandgap，换成用vdc来提供bias和reference，发现stb仿真恢复正常。

想请教下各位，这难道还跟bandgap电路有关？ bandgap相当于只是提供一个DC值而已啊，为啥会对我的stb仿真造成了影响……
不是很懂啊，请教啊！这个问题是由于什么原因产生的？怎样解决它呢？

多谢了！

第一幅图是使用bandgap时的stb仿真，第二幅是不使用bandgap的，第三幅是LDO的系统图
Load电容取的1uF，ESR=0.01，旁路电容取的0.1uF，引入的零极点位置分别在15.9MHz和159MHz。

JuniorAnalog · 发表于 2013-4-20 21:52:54

请各位大虾们指导啊

JuniorAnalog · 发表于 2013-4-21 18:19:59

回复 2# JuniorAnalog

再顶一下，求助啊

hezudao · 发表于 2013-4-21 18:51:11

简单提示一句，知不知道信号通过cgs或cgd couple到ref端(high impedance)或发生什么情况

JuniorAnalog · 发表于 2013-4-21 19:38:10

回复 4# hezudao

不是太清楚呢。。。

难道小信号会往bandgap电路里走？请指教！

JuniorAnalog · 发表于 2013-4-21 20:25:01

回复 4# hezudao

hi您好，您的意思是小信号会耦合到ref端，引起这个问题；我可能是给的图不够直观，换了一个bandgap的话，这个效应更明显，关键还有另一个区别是，如果把error amplifier的buffer级（就是一个简单的source follower）去掉，这个效应貌似就消失了，下面两个图就是一个带buffer级的，一个是不带buffer级，所以我想，可能还不是因为信号耦合到ref端的问题吧？

请指教！

with buffer