非时序电路怎么做综合以及APR

FRANKLON · 发表于 2013-3-29 10:29:53

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以前接触的都是有时钟信号的时序电路，看的资料也是相关的，现在遇到一个没有时钟信号的纯组合逻辑电路，而且还很大，
如果要单独走流程，做成一个block，应该怎么进行synthesis ，怎么进行APR呢，是不是不用考虑时序了，只用设置一个
set_max_delay来做时序约束？

FRANKLON · 发表于 2013-3-29 10:41:47

顶起

zhouchong0904 · 发表于 2013-3-29 10:50:10

这个不是非常好做吗，都不用考虑timing

FRANKLON · 发表于 2013-4-9 09:57:39

回复 3# zhouchong0904

关键是要考虑时序，因为只是模块设计，我做的这个putty comb 和上下级时序电路是相关联的，所以说整个模块的延迟时间是有一个范围的，在做综合的时候定义了一个虚拟时钟信号，来进行input_delay , output_delay约束，但是如果没有实际的时钟port的话，在做apr的时候又应该怎么处理呢，CTS是不是可以省略掉呢？没有遇到过类似的问题，网上也没有查到！

混乱三千年 · 发表于 2013-4-9 10:20:22

没时序就直接place，然后route，不要做优化，把优化的option关掉

1359784773 · 发表于 2013-4-9 10:37:20

相当于要约束inout path，可以对port设置虚拟时钟，或者设置对inout path set max/min delay。

liust · 发表于 2013-4-9 20:58:26

6楼正解

zheng070608138 · 发表于 2013-5-10 14:39:20

不错哦。。。

trippa · 发表于 2013-5-10 23:10:07

要设置一个虚假时钟作为设置输入输出的延时参考，其他的都一样，但是还要这只一个max_delay

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