RTL上板验证部分不通过

SKILLER

最近有一个小项目，前端RTL代码已经编写完成，前仿真也全部顺利通过，在进行综合之前把code拿到FPGA开发板上进行上板验证，开始给了几组输入激励信号，发现没有什么问题，板上输出的信号功能，时序都和前仿真一致，但是后面再输入了几组其他的激励信号后，发现有部分输出与前仿真结果不一致，而其他信号输出却没有什么问题，感觉很奇怪，以前没有遇到过这种问题！！！
   我试着用signal tap 观测了一下内部信号，发现很奇怪，所以发上来让大家帮我看看是什么原因：
         本来逻辑是 a = b && c ; 当a为高电平的时候， 状态机从 state_A 跳变到state_B， 根据逻辑a信号只有一个clk的高电平，但是用signal tap 检测到的却是 a ，b，c一直都为0，可奇怪的是状态机却跳变了，也即从state_A 跳变到state_B，不知道是不是由于毛刺信号或者时序紊乱造成的，后来将采样频率提高到clk频率的10倍，也没有发现a,b,c三个信号有高电平出现，但是状态机确实就跳了，不知道问题出在哪里，求讨论！！！

genus001

我之前也出现过类似的问题，状态机无缘无故跳到另外一个状态，后来改了状态机编码方式，就没出现了。一直没想明白什么原因。

Timme

1.确定前仿激励没有给不定态，而且RTL中没有不定态插入。所谓不定态插入就是类似：

1. always@(*)
   
2.   case(A)
   
3.     1'b1 : Y = 0;
   
4.     default : Y = 1'bx;  //X-Insertion When A==1'b0
   
5.   endcase
   

复制代码

2.确定时序约束是完整的；


3.确定SignalTap添加节点的类型是Pre-Synthesis

SKILLER

回复 2# genus001


    状态机采用的独热编码，应该是最保险的吧

SKILLER

回复 3# Timme


    谢谢你的回复，激励信号没有给不定态，而且设计中也全是full-case的；
至于时序约束，上板验证我没有给特定的约束，以前也是这么做的，让fpga自动给我最优时序，这样会导致问题出现么？
signalTap我pre_synthesis和post-synthesis都试过了，结果是一样的，而且每次测试都是同一个地方出问题，其他逻辑暂时都还正常！！！

rdl890208

用出问题的那几组激励信号重新做下前仿真看看。
可能状态机写得有问题。

Timme

回复  Timme


    谢谢你的回复，激励信号没有给不定态，而且设计中也全是full-case的；
至于时序约束 ...
SKILLER 发表于 2013-3-21 10:41

                               
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Quartus基本没有自动加时序约束的能力，不写时序约束要功能正确只能拼RP。。。

genus001

我当时用的就是独热码出的问题，后来改成2进制编码就没问题了，时序当然是满足的。

MOSFET

1.时序是否满足?
2.做过后仿真没？

orlye

1.确定前仿激励没有给不定态，而且RTL中没有不定态插入。所谓不定态插入就是类似：




2.确定时序约束 ...
Timme 发表于 2013-3-21 00:38

                               
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想请教一下RTL中插入连不定态会怎么样？
以前公司的教育是：default里尽量放不定态，有利于减小综合面积，有利于前后仿一致，有利于……
当然这个default正常情况是不会到达的。