verilog booth算法 8位乘法器求助

zhuhonghaolei

如题   求助

fxty

module mult(a,b,c);
parameter width=16;
input [width-1:0]a,b;
output [2*width-2:0]c;

reg[2*width+2:1] data;

integer i;

always@(*)
begin
data={{(width+1){1'b0}},b,1'b0};

for(i=0;i<=width-2;i=i+1)
begin
   
  if(data[1]==1'b1 && data[1]!=data[2])
  data=data+{a[width-1],a,{(width+1){1'b0}}};
  else if(data[2]==1'b1 && data[1]!=data[2])
  data=data+{~{a[width-1],a}+1,{(width+1){1'b0}}};

  data={data[2*width+2:2*width+1],data[2*width+2],data[2*width:2]};
  //data={data[2*width+2:2*width+1],1'b1,data[2*width:2]};
end
  
  if(data[1]==1'b1 && data[1]!=data[2])
  data=data+{a[width-1],a,{(width+1){1'b0}}};
  else if(data[2]==1'b1 && data[1]!=data[2])
  data=data+{~{a[width-1],a}+1,{(width+1){1'b0}}};
end

assign c[2*width-2]=data[2*width+2];
assign c[2*width-3:0]=data[2*width:3];

endmodule

这个是一个可定制位宽的booth算法乘法器

lusen

看看看

fxty

我又改进了一下 加入了流水线 时序很好在smic0.18下能跑到50~60MHz ，但是因为没有用部分积压缩编码所以面积比较大。

奋斗的孩子

不错，可以参考

jackwei1987

回复 4# fxty


   前辈您好，请问可以把您改进后的booth代码发上来看看吗？这一段可以跑到多少M呢

jackwei1987

回复 2# fxty


   我在论坛里看到有朋友说现在的综合器可以综合出乘法、除法和求模，是真的吗？

刘锐锐

赞赞的

刘锐锐

前辈啊 求分享4:2压缩代码 小白鼠实在不会写

MangoCCCJJJ

请问楼主有适配booth的Testbench代码吗？   我用vivado设计的，紧急求助~