modelsim进行综合后仿真，在加载某个门的时候出现error loading design

supermustang · 发表于 2012-8-8 16:05:21

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error

这个门是出现在rom里的，我把代码写到rom里，打算流片后作为硬逻辑使用。rom写在top模块的最底下，仿真的时候其他模块都通过了，唯独这里出现了这样的问题。modelsim进行综合后仿真，在加载某个门的时候出现error loading design,但是库里的确有这个门求指导~

supermustang · 发表于 2012-8-9 21:21:36

哦，原来是因为忘了把sram.v加进去。。网表文件里的sram只有端口说明。

lvyisu123 · 发表于 2013-2-2 23:39:38

请楼主把全部的解决过程说明一下！不胜感激。

lvyisu123 · 发表于 2013-2-2 23:43:52

这个问题太棘手了！！！

coyoo · 发表于 2013-2-18 15:29:07

请楼主把全部的解决过程说明一下！不胜感激。
lvyisu123 发表于 2013-2-2 23:39

登录/注册后可看大图

应该是仿真工程里确实了一个IP的源文件

supermustang · 发表于 2013-2-18 21:57:26

回复 5# lvyisu123

恩，楼上说的对，就是因为缺了一个ip核：sram

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[求助] modelsim进行综合后仿真，在加载某个门的时候出现error loading design