PLL还不稳定,求助！！！

semico_ljj · 发表于 2013-1-18 21:54:28

我想知道，C2保持100pf，增加R2，最后仿真的稳定性如何？抖动如何？

自学成菜 · 发表于 2013-1-18 22:09:49

回复 17# semico_ljj

谢谢关注，你说的电容确实是增加那么多才比较理想，但是考虑到面积，还有现在实际的布局，都只能只改电阻，这个锁相环是多频率输出的，这次流片回来4M 8M 12M 16M都是稳定的，只有1M和2M不稳定，而且2M只要将32K参考频率调高到36K就能稳定，1M只要将32K调节到50K时钟输出就能稳定。从测试结果来看，参考频率与带宽比只要大于5就能稳定了。现在只有R2大小可以调节，电容最多也只能增加40PF。R2现在减小到400K，仿真能稳定。

自学成菜 · 发表于 2013-1-18 22:18:38

回复 20# semico_ljj

现在这里CP电流只有0.2uA,一定程度上可以使得电容不用那么大。估计你以前设计的那个的CP电流应该没那么小

自学成菜 · 发表于 2013-1-18 22:20:12

回复 21# semico_ljj

增加R2后，带宽变大，抖动更厉害了，明天去公司才能上仿真结果

自学成菜 · 发表于 2013-1-18 22:23:57

回复 19# jamesccp

东西很好，谢谢分享！

semico_ljj · 发表于 2013-1-19 09:57:12

回复 19# jamesccp

不错。

semico_ljj · 发表于 2013-1-19 09:59:36

“参考频率与带宽比只要大于5就能稳定了”一般考虑>10，但是有时候仿真看>5确实稳定了，但是考虑量产的波动，不敢做的太边缘！一般还是做到十几倍才放心！

kokokiki · 发表于 2013-1-22 13:36:11

PLL設計的原則,loop filter bandwidth(-3db point frequency) < reference frequency/10,
那bandwidth就是3.2K. 也就是(CP+RC filter)的bandwidth是3.2KHz.

jamesccp · 发表于 2013-1-22 15:09:59

PLL設計的原則,loop filter bandwidth(-3db point frequency) < reference frequency/10,
那bandwidth就是 ...
kokokiki 发表于 2013-1-22 13:36

登录/注册后可看大图

我的准则是大于 12 倍，费点面积保安全。

kokokiki · 发表于 2013-1-22 21:31:27

回复 29# jamesccp

10倍那是書上寫的,12倍也可以,3.2k要做的RC的片上電容太大了....

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