请问 Verilog 高手语法与ModelSim 问题?

加油99

我用Quartus II 9.1试了一下，没有出现你的问题。不过我没有分配任何管脚。

nono2000

我用Quartus II 9.1试了一下，没有出现你的问题。不过我没有分配任何管脚。
加油99 发表于 2012-12-21 20:55

                               
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我怀疑是 ModelSim 的问题.Quartus II 12.1 完全不能用 ModelSim
ModelSim 运行 Verilog 会提出这样的警告.

1

至于转 VHDL 后运行正常,但是 Quartus II 12.1 仍然无法使用.
你的 ModelSim 是第几版?

加油99

我怀疑是 ModelSim 的问题.Quartus II 12.1 完全不能用 ModelSim
ModelSim 运行 Verilog 会提出这样的 ...
nono2000 发表于 2012-12-23 09:54

                               
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    6.5b

nono2000

6.5b
加油99 发表于 2012-12-23 22:16

                               
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Verilog 转 VHDL
c33[0]   <= (c33[1:0]==2'b00); 怎么转 VHDL?
使用 X-HDL3 转 c33[0]   <= to_bit(c33[1:0]==2'b00);
但是 Modelsim 不接受 to_bit 方式,产生错误,而且c33是bit_vector型态,非 std_logic型态.
最后只好使用  if 方式转.

加油99

Verilog 转 VHDL
c33[0]
nono2000 发表于 2012-12-23 23:46

                               
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    是的，VHDL变量类型严格些，这个语句只能用if...else...语句。

nono2000

是的，VHDL变量类型严格些，这个语句只能用if...else...语句。
加油99 发表于 2012-12-24 09:09

                               
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我参考国外,好像都是自己造一个程序解决,X-HDL3转 VHDL 成度好差喔.
Function To_Std_Logic(L: BOOLEAN) return std_ulogic is

飞扬紫百合

module my_test(input clk,input rst,output d0,output d1);

reg a,b;


assign d0 = a;
assign d1 = b;

always @(posedge clk)                                                                     
begin   
     if (rst)
         a   <= 1'b0;
     else                                                                                    
         a  <= ~a;                                                                     
end

always @(posedge clk)                                                                     
begin   
     if (rst)
         b   <= 1'b0;
     else
      begin                                                                                    
       if (b == 1'b1)
         b <= 1'b0;
       else
         b <= 1'b1;   
      end
end

endmodule
已经试验没问题。软件平台的不同版本可能有些支持不够，建议用最新的

hnchinaboy

给C16初始化一个初值，没有初值，怎么开始?

BSXYZYC

有个初始值，一般都木有问题了

shile

初值问题，modelsim仿真出来是unknow. 实际不会有问题。