请问 Verilog 高手语法与ModelSim 问题?

nono2000 · 发表于 2012-12-19 14:44:53

本帖最后由 nono2000 于 2012-12-19 14:46 编辑

回复 nono2000

当然了，改成if - else以后就有值了。if (c16为1)的时候，给c16拉到0；else (其 ...
catcat_2 发表于 2012-12-19 14:27

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所以不加 RST或是 c16默许值也没关系.但是我目前是c16 <= ~c16; 这个问题阿?
c16 <= ~c16 為什麼ModelSim 動不了,ISE 與 Quartus 实际动作都正常? ModelSim 也没说语法错误阿?

chen.terry · 发表于 2012-12-19 15:01:37

回复 11# nono2000
实际中上电的时候总有个固定值。
仿真时必须要有初始条件，否则结果未知，if else的写法隐藏着初始化条件，否则加复位信号吧。

nono2000 · 发表于 2012-12-19 15:56:21

回复 nono2000
实际中上电的时候总有个固定值。
仿真时必须要有初始条件，否则结果未知，if else的写法 ...
chen.terry 发表于 2012-12-19 15:01

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这样的语法 ModelSim 也不行?
always @(posedge CLK)
begin
  c33[0] <= (c33[1:0]==2'b00);
  c33[2:1] <= c33[1:0];
end

cg_1842446741 · 发表于 2012-12-19 20:51:16

多看点基本语法书挺好

nono2000 · 发表于 2012-12-20 03:15:39

多看点基本语法书挺好
cg_1842446741 发表于 2012-12-19 20:51

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目前是 Verilog 版本问题,以前的基本语法不可以,现在已经改了.

falloutmx · 发表于 2012-12-20 09:14:23

这样的语法 ModelSim 也不行?
always @(posedge CLK) ...
nono2000 发表于 2012-12-19 15:56

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大哥，verilog描述的是硬件，别用软件方法写代码

加油99 · 发表于 2012-12-20 09:26:29

1. module中把C16声明为reg类型的。
2. testbench中给C16赋初值：
initial
begin
C16 = 0;
end

加油99 · 发表于 2012-12-20 10:03:53

但是为什么我改成这样ModelSim就可以?C16 也不用给任何值?
if (c16 == 1'b1)
c16
nono2000 发表于 2012-12-19 14:21

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这正说明你在modelsim中没有为c16赋初值。c16初值不定时，条件(c16 == 1'b1)不成立，c16<=1'b0语句执行了，以后c16就有确定值了。但是c16<=~c16语句永远不会产生确定的值。软件设计语言C/C++中的变量的某位，非0即1。但是HDL中有0、1、x、z。

nono2000 · 发表于 2012-12-20 13:22:27

但是c16<=~c16语句永远不会产生确定的值。软件设计语言C/C++中的变量的某位，非0即1。但是HDL中有0、1、x、z。
加油99 发表于 2012-12-20 10:03

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所以ModelSim仿真与实际是不一样的,实际 c16<=~c16 只有"0"与"1"状态,不会有 x`z.状态.
那么ModelSim仿真软体就不准了.

加油99 · 发表于 2012-12-20 13:40:13

所以ModelSim仿真与实际是不一样的,实际 c16
nono2000 发表于 2012-12-20 13:22

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你说的不正确。ModelSim是为了保证你设计的代码的健全，设计可预知。电子电路中有些电平处于临界状态，有时是0，有时是1。例如：某系统（器件）0~1.7v为低电平‘0’，2.5~5v为高电平'1'。当你输入2.0v电压时，就是临界状态。你这次开机是0，下次开机就可能是1。

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