纠结的计数器问题

johnwei · 发表于 2012-12-13 14:10:20

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Cache设计中，为什么看到仿真过程中各级Cache对于命中/不命中所产生的延时周期数，是否可以直接使用延时单元呢（如“#100”）？因为大家都知道延时单元是不可综合的，那么是否可以用计数器来计数这些延时周期数呢（因为计数器是可综合的）？但因为停顿的这些周期内所有的信号都是不变的，那么计数器中的Reset信号如何给出呢？如何设计这样的一个计数器呢？纠结啊

newnewsitter · 发表于 2012-12-27 16:21:56

回复 1# johnwei

不是为了仿真吗，为什么在意是否能综合？

johnwei · 发表于 2013-1-4 17:38:32

回复 2# newnewsitter

谢谢，那如果是为了得到可综合的Cache呢，应该怎么办？

hbhbts · 发表于 2013-1-6 21:50:42

个人感觉你的思考方向好像不太对
之所以会有延迟周期不是用计数器来做的，这个延迟周期数一般是由于在处理是否命中是需要做大量的译码和比较操作所带来组合逻辑较大所导致的，在满足时序要求的情况下需要对这样的大组合做分拆，所以出现了这么多周期的延迟。感觉你只看到了表面..
个人见解，仅作参考

johnwei · 发表于 2013-1-7 15:11:37

回复 4# hbhbts
嗯，非常感谢！现在还有一个问题：因为多级Cache中ram的大小不一样，所以Cache中各级ram的读/写所需要的时间也不一样，那么各级ram读/写完成信号是怎么生成的？（我自己认为是需要这个信号才能决定Cache状态机的下一状态）

hbhbts · 发表于 2013-1-7 20:17:53

这个你要看你用到的RAM的datasheet，在你所设定的频率和容量下读写延迟，我所见到的ram一般是没有响应的反馈信号来知会你数据已收到或发出。我觉得这个延迟在特定的情况下是固定的

johnwei · 发表于 2013-1-8 12:13:17

回复 6# hbhbts
受益匪浅

hbhbts · 发表于 2013-1-8 20:03:52

我之前出于兴趣的原因也对cache有些了解，不过实际要做一个好的cpu存储系统，挑战还是很大的
祝你好运

johnwei · 发表于 2013-2-21 20:15:35

回复 8# hbhbts
大哥，又遇到了个困难之处了：在L1 Cache中设Cache line宽度为128-bit。L1命中，则返回给CPU一个字（32-bit），这时作用L1的时钟信号是CPU的时钟信号，但若从下一级存储单元返回数据填充L1 Cache line时，这时作用L1的时钟信号还可以是CPU时钟信号吗？（因为CPU的时钟信号周期太短，单个周期无法完成一个line的填充，若分多个周期填充感觉也不行。我查阅到的资料上很多都有说可以一次填充一个line，但没有给出细节。若大哥有这方面的资料，小弟望能借阅

）

xinleiye · 发表于 2013-4-23 11:24:33

学习了!!

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