如何设计频率合成器和锁相环芯片

jinlilijin

本人从事频率合成器微波电路设计已有5年，后转入频率合成器的芯片设计。
深感自己在其中摸索前进的艰辛，尽自己的微薄之力为大家服务。
大家在锁相环设计中遇到什么问题，或者不懂的概念，可以回帖，我会尽力不定期回复的。
如我的理解有问题，也欢迎在论坛中潜水的大牛们指正

cj578009030

这个要顶，先谢过LZ...

z1314007

楼主正好我有问题，通用的PLL，预分频和环路分频都可配置的锁相环怎么保证稳定性呢，我们一般的锁相器都是输出固定频率的

selfsalvation04

楼主好人啊，好好努力吧

guot

http://bbs.eetop.cn/thread-365628-1-2.html，楼主遇到过没？

collin0117

好人一枚

lwjee

顶顶顶！

jinlilijin

楼主正好我有问题，通用的PLL，预分频和环路分频都可配置的锁相环怎么保证稳定性呢，我们一般的锁相器都是输出固定频率的

工程上一般相位裕量取45度即可，鉴相器频率比环路滤波器小20倍即可。
从频谱上看，据中心频率处的环路带宽附近无明显鼓包即可

jinlilijin

guot
0.35um工艺，电源电压vdd=2.2~5V,典型3V；VCO由内部LDO供电，不超过2.5V，VCO输出给一个简单的功率放大级到pad，以便回来测试；

测试步骤及现象描述：
1、先3V电源电压上电，PLL锁定情况OK（比如说锁定的中心频率点400MHz）；
2、然后vdd调到2.2V到2.5V之间，PLL也能锁定，但感觉锁定时间比较长，一上电频谱分析仪上先是中心频率点左右有好几条跳动杂乱的频谱、无法固定，然后等上几秒钟甚至10s后，这些杂乱的谱线慢慢消失，PLL锁定，屏幕上只有被锁定的那条中心谱线，但这条谱线时不时偶尔也会上下跳动，感觉不太稳；
3、然后vdd加到4.5V及以上，也能看到锁定的那个很清晰的谱线，PLL锁定OK；
    （步骤一vdd=3.0V和步骤三，锁定的中心谱线偶尔也会出现上下跳动的情况，不太稳，只是低压下跳动的这种情况更明显）

问题是：
这种现象不能重复，也就说，当完成这三步之后，断电再重新上电，无论vdd多少，PLL均无法锁定，屏幕显示的频点很多很杂散，无明显尖峰，而且主要显示的是在低频区域有一大坨！最高的那点只有几十MHz，而这些杂乱的频谱基本不随vdd或晶振的变化而变化（甚至晶振去掉也是如此），只是片与片之间稍有离散。这些芯片还算好的，能看到一些测试现象，另外很多部分芯片直接跳过以上步骤123，一上电完全不锁定！检查了各DC点及晶振起振，均无问题。

对于能测到步骤123的那些芯片，特别是在vdd一旦加上去以后（4.5V以上），根本再也无法重复锁定的现象，vdd电压小一点（3V及以下）还稍好，断电再重新上电，现象还能重复。


从你描述的现象。
一上电频谱分析仪上先是中心频率点左右有好几条跳动杂乱的频谱、无法固定，然后等上几秒钟甚至10s后，这些杂乱的谱线慢慢消失

1，有机会锁定，说明你的电路在原理上无太大问题。

2，锁定情况随电压变化。很正常
   电荷泵，会随你的电压不同--》电荷泵电流不同-》环路相位裕量和带宽不同--导致可能失锁。
3，屏幕显示的频点很多很杂散，无明显尖峰，而且主要显示的是在低频区域有一大坨！说明，环路工作，努力想锁定，
   原因可能有，你的LDO稳定不？断开VCO，查看
               电荷泵鉴相器，一般来说问题不大。
我的建议是：
1，先判断电源供电是否有问题。
2，检查VCO，并测VCO 的灵敏度，是否和算的一致。
3，查看其他电路是否有自激现象。
4，重新计算环路，一般工程上去50KHz~500KHz

z1314007

回复 8# jinlilijin


    首先多谢了，这些实用的取舍我也看过一些文献，懂一点皮毛（见笑了~），我的意思是指什么结构可以维持这个必要的相位裕度，因为对于输出为固定频率的PLL，整个环路和输入都已固定，基本上都可以找相关的文献算出各参数，但现在比如我想做一个输入在较宽范围内可变，环路分频也在较大范围内可配置，什么结构可以保证这个PLL的稳定性？