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发表于 2012-11-30 15:01:55
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No.1 去掉一些chipsope的信号,看看是否能好,一般这种情况下,并不是因为你采的信号多导致影响时序的,而很有可能是你采的某一个信号,这个信号影响了你后面的时序,通过替换法定位一下,到底是不是存在这样的信号。
No.2 把你整个syn, translate, map, place&route 过程中的warning都读一遍,看看是否能有一些进展。
No.3 在place&route过程中,软件应该科室设置成时序优先。换句话说就是更改一下软件设置看看能否对你的工程有一些帮助。
以上就是我的一点点建议
good luck |
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