verilog中关于端口声明的一点疑问

bookbike

在写代码的时候为了避免重复书写在端口module的括号里面做声明比如 module(output reg [4:0] a,input reg [4:0] b)，但是如果在input里面还有一个一位的clk该怎么写？如果放在b后面会不会编译成4位的clk.又或者还有一个线型的2位的 c该怎么写呢？

bookbike

回复 1# bookbike


    原来可以多些借个Input。。。

qiudanyi1

简洁的方法不是很清楚，貌似可以多谢几个input,例如module(output reg [4:0] a,input reg [4:0] b，input clk);

fsllyl

inpput 端口后面可以跟reg嘛？

kevinleezju

inpput 端口后面可以跟reg嘛？
fsllyl 发表于 2012-11-16 14:37

                               
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input 哪有reg型的？

bexiang

1.可以多个input
2.Input是Reg？不太理解

rivita

学习一下

教父

位宽相同的，放在一个端口声明后面。