一个奇怪的问题

benny46

回复 11# nono2000
嗯，我看了下他的两个赋值判断逻辑，却是存在关联，
if(!cpu_hrst_n)

begin

ctlcs3_cnt <= 0;

ctlcs3 <=1'b0;

end
这样的设计太奇葩了，哎···
谢谢你的耐心解答。

eaglelsb

可以跑过的，在CPLD里见过人家这样写过，当时很惊讶，这样明显违反规则的啊，但是运行时是正常的。

这样写是没有问题的，相当于有多个数据源，但是只在数据有效的时候接通，其它时候高阻，那数据还是可以有效通过的，但是要是有两个通道同时选通，这时数据就出问题了，就靠软件或其它部分保证这种情况不会发生吧。

有点类似于case语句里casez的用法？

最好还是能用if else这样的优先级语句选择下吧，避免出问题，

benny46

回复 13# eaglelsb


   嗯嗯。不晓得这样的设计是否是在三态门的情况下可以通过。

xmffsf

回复 13# eaglelsb


    这样的设计师不违反规则的吧？
我刚试了下 assign c= sel1?a:1'bz;  assign c=sel2?b:1'bz;这样用quartus ii综合室没有错误的，综合的结果如图，但是要是不对sel1和sel2进行约束会产生冲突吧？！

benny46

回复 15# xmffsf


   不同的综合器以及不同的综合选项就会综合出不同的东西。9楼综合出来的就和你不一样，但其实最后的逻辑结果都一样。sel1和sel2是有关联的，逻辑的上是没有冲突的，算是你所说的一种约束。

eaglelsb

回复 15# xmffsf


约束不是万能的，起不到你要的效果，约束是对布线结果作些改变，影响output delay之类的，可能会有几个ns的差别，


像你这种写法的应用情况比较适合异步时使用，比如CPU来读写FPGA总线，有数据，有地址，有CS信号，有WR指示read/write，有EN信号，这些信号之间本身的时序关系已经确定，你利用CS与EN来使用即可，与数据变化率与FPGA的时钟相比变化慢很多，当成是异步信号来使用。

要是有另外的数据源也要来对FPGA访问，那也是类似同样的操作，但两个数据源之间的选择和避免冲突问题则要注意一下，靠软件或CPU或别的信号来管理，与FPGA本身无啥关系了。

适合于访问数据较慢的情况下，如果是数据变化率较快的情形，最好还是用if else等做个优先级，同时对数据选择时的头和尾做下保护之类的，避免出错。

luoyongde0965

inout [8:0] data？

xmffsf

回复 17# eaglelsb


   对数据选择是的头或者尾做下保护？能解释下吗？就是你说的用if...else做个优先级，让选择信号只有一个成立的意思吗？

eaglelsb

回复 19# xmffsf

说白了没啥技术含量，类似于握手操作，或者设立仲裁，或者在一个数据有效时，设置个信号mask，这时再有数据来也会被屏蔽不能操作，同时在数据有效过后再把mask再延长几个时钟周期之类的，以方面后面数据处理结束。

dctme

这个是条件赋值语句吧。括号里的是条件，满足的话，赋前面的（或是后面的）值，否则的话，反之。