轨至轨运放

昱矽 · 发表于 2012-10-25 19:08:20

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本帖最后由昱矽于 2012-10-25 19:30 编辑

刚才好像发错地方了= =....版主帮忙吧资料区那个帖子删了吧......囧..

最近在在做一个轨至轨运放，用的是齐纳二极管的结构，但是遇到了两个问题，第一个是恒定跨导曲线中间变化部分不是两个凹点而是两个凸点......与文献刚好相反.....
第二个就是class-AB输出在高的共模电平下相位裕度要比地共模电平下小的多（大概小8-9°），我问了一下师兄，有的说是因为P管尺寸较大（N管5倍，由迁移率以及实际工作测试确定的）的Cgs寄生电容比较大的缘故。是这样的吗？有什么好的解决办法吗？

求大神帮忙解答

一下啊~~~~~~

不同共模电压下的相位裕度

恒定跨导结构

跨导图..凸点向上了...

semico_ljj · 发表于 2012-10-25 19:17:24

没图怎么说啊

昱矽 · 发表于 2012-10-25 19:17:27

本帖最后由昱矽于 2012-10-25 19:18 编辑

回复 1# 昱矽

图片传不上来.....，高电压是有相位裕度有65°左右，而低电压下却有接近75°
还有，这个相位裕度是通过调大了输出管的宽宽长比才的到的，现在流过输出管的静态电流大约有120u了......好大....如果减小的化相位裕度又不够了= = ....这个要怎么办......

昱矽 · 发表于 2012-10-25 19:19:51

回复 2# semico_ljj

图片上传老是失败......

昱矽 · 发表于 2012-10-25 19:31:34

回复 2# semico_ljj

有图了.......

lwjee · 发表于 2012-10-25 22:08:29

这个都是正常的。输出电平上升时下面NMOS的RDS增加，上面PMOS的RDS减小，当在中间某个电平时相位裕度最小，DC增益最大。

昱矽 · 发表于 2012-10-25 22:21:43

回复 6# lwjee

如果随着共模电平从VSS-VDD变化，相位裕度先减小再增加，最后图形成一个凹形，这个我知道是正常的....问题是仿出来基本是随着共模电平的增加，相位裕度呈递减的趋势..... 0v的时候有70多度，到VDD=3V的时候只有65左右了，这还是将输出电流增加得很大的结果，如果输出电流维持个80u左右的一般值，那3V时候的相位裕度只有56左右.....

lwjee · 发表于 2012-10-25 22:35:41

回复 7# 昱矽

那你分析下为什么是正常的，两个电阻并联的值又小的那个确定，说明你的NMOS的电阻一直是小的，出现相等时不是在中间电平。当然接近电源电压是就当别论了。

昱矽 · 发表于 2012-10-25 22:37:18

回复 8# lwjee

电源电压是3V 出现相等是在1。7V左右这个应该正常吧

lwjee · 发表于 2012-10-25 22:42:10

回复 9# 昱矽

很正常。一般比0.5VDD大点。

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