关于 由网表展开设计 求大神指点！！！！！！！！！！！！！！！！！！！！！！

yic2000

RT~
实验室买了个usb的IP~
IP里面只有.v的网表和gds文件~
然后老师要我们对这USB做修改，满足我们设计的需要~

然后怎么从这门级的网表入手进行修改、设计？？？
有什么好的思路，方法？？？

仙福永享

你们老师是神...
这个得找逆向设计高手

Pasingen

嗯，逆向设计，根据数据情况，俺倒有很多方法。不过，看起来该IP是以固核方式提供的，提供方不太喜欢用户来修改呀。

yic2000

回复 3# Pasingen


    求方法，思路，或者指点下参考什么论文或者书籍？？？

Pasingen

你提到IP里面只有.v的网表和gds文件，需要确定：
1 .v网表是RTL级、还是Gate级、还是与仿真工具编译后加密.v文件。如果是RTL级的，那么想来你自己就可以看懂了；如果是Gate级的，采用导入到Cadence Composer里的单个gate构成的电路图的方式，在Composer里编辑和整理为可以理解的电路图。只要通过svs工具确保最终好理解的电路图与原始Gate网表一致就行了；如果是加密级的，那么除了用作仿真外，无其它办法去理解。
2 .gds文件，一定与某个厂商的工艺库相关。这里包括模拟单元（如nmos、pmos、res、cap）库和数字单元（standard cell）库。想来这个USB IP里应该包括一个提供48MHz时钟PLL锁相环的模拟电路吧（如果是USB2.0的话，USB3.0不熟悉）？找到厂商的模拟库和数字库。分割gds为模拟部分核标准单元部分；模拟部分提取出spice网表分析整理成电路图；数字部分识别标准单元提取单元连接关系，输出为Gate级的Verilog网表，再同上进行分析整理。

因此，根据数据的情况，采用随机应变的方法来应对。

反向工程处于灰色地带，虽然很多人在使用该方式操作，但由于处于灰色地带，不大可能有什么论文或者参考书籍的。
如果在上海的话，可以当面交流。

kiolia

楼上的解释的很详细

gugo

老师是神