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楼主: hysterialee

[求助] 关于DC综合后slack为零的问题求助啊!!!

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 楼主| 发表于 2012-10-15 23:01:15 | 显示全部楼层
回复 9# 教父


    你说的那一部分不确定的时间 是什么啊  ? 还请再指点下
发表于 2012-10-16 10:54:26 | 显示全部楼层
回复 11# hysterialee

在SDC文件中, 除了时钟的定义。 还会有 set_clock_uncertainty ,  这个时间你自己定义, 一般都是ps级, 我个人常定义50ps,这个时间你可以算到你的时间余量里面,还教你一招, 在综合的时候, 你将时钟约束的占空比不要定义为50%。 以你的125M时钟来说, wavefrom {0 4}, 你可以将上升沿往前到3.5,如果以上升沿采样的话,时钟上升沿在3.5ns的时候都能正确采样,那真实时钟在4ns时钟也应该能采样, 查看综合的结果的时序违例,一般只在乎setup 是否违例,hold违例可以在后端去修正,综合后的时序仅供参考,前提是你要保证综合后setup不能有违例,至于slack为0可以放过,因为你在约束中有uncertainty时间的余量来保证的, 结果以你后端PT分析为准
 楼主| 发表于 2012-10-16 12:33:18 | 显示全部楼层
回复 12# 教父


    哇 真的很感谢,感觉一下子学了很多呀,谢谢 谢谢 我现在就是试试看 体会一下
发表于 2013-4-14 13:26:34 | 显示全部楼层
路过学习,谢谢教父!!但是不明白“以你的125M时钟来说, wavefrom {0 4}, 你可以将上升沿往前到3.5,”这样对单时钟沿的意义??求指导
发表于 2015-12-11 14:19:04 | 显示全部楼层
回复 7# patrick007


   赞!!!!!
发表于 2015-12-11 14:49:14 | 显示全部楼层
要想确保电路能在流片后正常工作,通常会把时钟频率乘以一个倍率,给工艺流出余量,通常是加10%,比如你设计的电路工作频率为100M,那么综合的时候可以把时钟设为110M
发表于 2015-12-24 10:45:30 | 显示全部楼层




wavefrom {0 3.5}这样吗,但这个list第一个值表示上升沿,是将下降沿提前0.5ns吗
发表于 2016-10-20 15:46:46 | 显示全部楼层
过来学习一下
发表于 2016-10-20 16:35:26 | 显示全部楼层
逛逛a
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