我的锁相环的控制电压VC跳动很大，高手进来看看是为什么？

tideblue · 发表于 2012-10-8 18:23:37

我的意思是：
在一个时间点P或者N管其中一个连接到capacitor，冲/放电
这时另外一个处于关闭状态

但这样不是很好，
因为你需要不停的开关电流源，
瞬态电流很难准确控制

利用voltage buffer可以使两个电流源一直处于打开状态，
只利用开关改变电流流通方向
这样电流源的电流大小更加稳定
同时VC也更加稳定

ygchen2 · 发表于 2012-10-8 23:38:37

这个CP结构是自己设计的吗？好像不多见这么用的，楼上的问题的确值得参考，而且用电流源加开关结构可能会比现有结构好些。另外，电流源同时开的问题可以在PFD设计中解决。

自学成菜 · 发表于 2012-10-9 12:50:38

本帖最后由自学成菜于 2012-10-9 13:34 编辑

回复 5# gaojun927

减小环路带宽后输出为1MHZ时的仿真结果

局部放大1

局部放大2

局部放大3（前一个图的下个周期）

调节了补偿电阻R2，改变了减小了环路的带宽，输出控制电压VC跳动明显减小，最后为1mV左右，但是最终还是达不到上下管子同时导通的状态，前一个周期在DN脉宽为最小脉宽0.5ns,UP脉宽逐渐缩小为40ns后，下一个周期直接跳到UP为最小脉宽0.5nS,DN脉宽为20nS，这两个周期后面在来回切换，就是达不到上下管子同时导通为0.5ns的状态）。不知道是什么原因？

semico_ljj · 发表于 2012-10-9 14:24:26

关注。。。

gaojun927 · 发表于 2012-10-9 15:07:29

想起来半年前有人说他的pll spur为什么在1/2fref频率上出现，现在看你这个，岂不是也在1/2fref频率上有spur？当时那个讨论http://bbs.eetop.cn/viewthread.p ... p;extra=&page=2没有下文了，我给的linkedin上那个讨论倒是给出了不少假设，既然是仿真，你可以根据他们的假设逐一验证一下哪个符合你的情况。

shadowsun · 发表于 2012-10-9 16:15:31

环路带宽至少应该是参考频率的1/4, 否则会有 sampling effect 出现，你的第一个图片应该是出现了sampling effect

自学成菜 · 发表于 2012-10-9 19:03:07

回复 12# ygchen2

线路是在以前流片过的线路基础上修改的，并且换了工艺。

自学成菜 · 发表于 2012-10-9 19:05:20

回复 15# gaojun927

好的，那个网站进不去要先注册，我刚注册了，在等批准

自学成菜 · 发表于 2012-10-9 19:10:09

回复 11# tideblue

说的有道理，改了带宽以后，VC跳动减小到几mv了，但是最后就是不会上下都到最小脉冲状态，有可能就是CP的问题

自学成菜 · 发表于 2012-10-10 08:08:07

回复 15# gaojun927

你说的网站我加不进去了，能否将讨论的内容复制到这里，万分感谢！

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