ddr读写问题

eaglelsb

其实是可以用的，一是你可以控制前端读写的时候，不要使用BURST模式，或者BURST长底设为4，不设为8.
二是就算你设为8，照常使用就行，比如一个初地址，然后8个长底写出去或读请求发出去了，在DDR的连续上面只用传输初地址本身即可，真实的8个长度的数据是可以被写进去或读出来的，当然你可能也用不着这么多数据。 这种情况下，要多注意下写响应或返回来的请响应，是否合乎BURST为8时的要求，是否能完整地响应过来，要不然就会将系统拉死。

我这几天做一个AXI接口的内部BLOCK RAM的5Gbps高速同时读写，有时就是因为AXI读响应在某些特别情况下响应不完整而出错，还比较不好找到出错的波形。

warmheard

DDR 的burst不是必须从某个地址开始，随便一个地址都可以做burst，DDR内部会根据burst长度还有类型进行地址的控制，注意这儿不是累加，找一下DDR的手册看看就知道了。
比如：
Burst Length    Starting Address (A2 A1 A0)  Sequential Addressing (decimal)    Interleave Addressing (decimal)
8                              0 0 0         0, 1, 2, 3, 4, 5, 6, 7            0, 1, 2, 3, 4, 5, 6, 7
                               0 0 1         1, 2, 3, 0, 5, 6, 7, 4            1, 0, 3, 2, 5, 4, 7, 6
                               0 1 0         2, 3, 0, 1, 6, 7, 4, 5            2, 3, 0, 1, 6, 7, 4, 5
                               0 1 1         3, 0, 1, 2, 7, 4, 5, 6            3, 2, 1, 0, 7, 6, 5, 4
                               1 0 0         4, 5, 6, 7, 0, 1, 2, 3            4, 5, 6, 7, 0, 1, 2, 3
                               1 0 1         5, 6, 7, 4, 1, 2, 3, 0            5, 4, 7, 6, 1, 0, 3, 2
                               1 1 0         6, 7, 4, 5, 2, 3, 0, 1            6, 7, 4, 5, 2, 3, 0, 1
                               1 1 1         7, 4, 5, 6, 3, 0, 1, 2            7, 6, 5, 4, 3, 2, 1, 0

所以，如果只有0 1 5 6 。。。这些地址线拉出来的话，burst只能从地址（A[2:0]）0,1,2或3开始，这并不影响实际DDR的读和写，只是不能用到全部的DDR存储空间。

warmheard

至于burst地址变化是Sequential Addressing  还是 Interleave Addressing  是通过寄存器配置的。

gxiaob

回复 12# warmheard

用户在做读写地址控制的时候是每次加突发的长度吧？

warmheard

回复 14# gxiaob


    突发长度是通过写寄存器配置的，配好一个值之后，后面的读写突发长度都是这个值。

gxiaob

回复 15# warmheard


    我指的是用户的控制，我需要要特定的数据存在内存的特定地址范围，如果突发为4，那我的地址该如何控制？