design compiler 中DCG—SPG流程

531472320 · 发表于 2012-9-19 11:18:25

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

dcug介绍说，综合的时候，读入icc输出的def，compile_ultra加上spg选项，相当于用dc做了一次placement,但用输出verilog网表做布局布线，而不用.ddc格式的结果，这样网表中没有包含物理信息了，请问这还算是DCG—SPG流程吗？

zfx253 · 发表于 2012-9-19 14:06:23

不算的

531472320 · 发表于 2012-9-19 14:38:49

回复 2# zfx253

走dcg流程，那就是在做PR的时候必须用.ddc的格式的网表了？

zfx253 · 发表于 2012-9-19 15:00:56

是的，ddc包含所有的std的placement信息

pphongbo · 发表于 2012-9-20 15:01:25

学习一下

531472320 · 发表于 2012-9-20 21:58:31

回复 4# zfx253

现在我的设计，综合的走spg流程，和compile_ultra没有加spg选项相比（不走spg时完全收敛的),
violation的路径很多，都是集中在2个时钟域上.组合逻辑也大了0.7个平方毫米，整个芯片的组合std cell约为10个平方毫米，打开
dc 图形界面看了下layout信息，发现所有的std cell都是乱摆的，大概是什么原因的呢？

531472320 · 发表于 2012-9-20 22:06:52

回复 4# zfx253

我综合的版本是2010-12SP2的，spg好像是从2010版本开始支持的，找不出为什么差别那么大的原因。

zfx253 · 发表于 2012-9-21 09:37:42

回复 6# 531472320

另一个是什么，dct？
spg中是否有使用def，如果没有使用正确的fp的def，则存在很大差异是有可能的，工具自己不合理的fp可能导致timing比原来的非dct/dcg flow要差的

531472320 · 发表于 2012-9-21 15:16:58

回复 8# zfx253

对，另一个是dct, dct的时候也读入了同样def，只是compile_ultra的时候没有加spg选项而已

cei527 · 发表于 2013-5-27 15:23:53

回复 9# 531472320

兄弟，你好，我遇到的问题和你的一样，dct读入了icc生成的def，在加入spg后，时序变差，不知您的这个问题后来是如何解决的？

[讨论] design compiler 中DCG—SPG流程

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2