IO版图和网表导出电路图的问题

loto · 发表于 2012-8-16 15:58:17

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请教各位，现在从foundry得到了IO cell的版图和网表，我使用Calibre LVS从版图里提取出一个网表，其中3.3V NMOS ESD管子的类型被标记为Y1，一个语句如下：M5 PAD 3 6 6 Y1 w=3e-05 l=5e-07，

为了便于将IO cell加到设计里一起进行后仿，现在想将版图提取出的网表通过import CDL导成电路图，自己也写了device map，存在的问题就是网表中这个ESD的Y1类型，在已经有的库里还没有对应的model，因此无法导成完整的电路图，其他NMOS,PMOS都是可以导的。

请教大家如何能对应网表里这个Y1类型导出电路图。我已经尝试过建立model并改model name，但是还是无法对应上Y1。还请各位给出个谋划个策，谢谢啦~

mldxtj · 发表于 2012-8-16 17:10:26

首先肯定是可以识别成NMOS和PMOS的，由于不太了解你那边具体的情况，提供一种思路供你参考。

Calibre识别为Y，应该是layout添加了ESD识别层，去除就可以了。

loto · 发表于 2012-8-16 17:37:23

回复 2# mldxtj

是的，版图里有ESD层的管子识别为Y，如果去掉ESD层的话，就都是Nmos了，这样是可以导出电路的。不过现在关键是版图是foundry给的，像ESD这些不敢改动，所以想以版图为基准生成电路，只能想办法在网表和电路这边下手了。

loto · 发表于 2012-8-16 17:51:34

回复 2# mldxtj

又仔细理解了下您的解答，您的意思是这样的吗：layout中ESD管子本质是NMOS或者PMOS，只是有了ESD识别层所以被识别为Y类型，如果去掉ESD层就生成只含有MOS类型的网表了，然后可以导出电路。不知道对您说的理解的对不对。

我用的是tsmc .35工艺，看了下design rule，在里面给出的ESD管子示例中，可以看到ESD层被它写为ESD imp. 这好像对应于工艺中的注入吧，所以去掉这层不知道会不会影响到这个管子做ESD的性能。

mldxtj · 发表于 2012-8-16 20:28:10

回复 4# loto

只在为仿真提取用的电路去掉ESD识别,tapeout时当然不动的好. 很多时候只是为了方便layout验证IO部分的rules,区别于core的MOS,但对于仿真来说以我的经验应该只能仿MOS的model.即使你自己建Y的model,数据是调用MOS的还是从何而来,foundary原始为何没提供,你多想想或许就明白了.
以上供参考.