spectre-verilog仿真中数字电路部分无法调用子模块

knockknock · 发表于 2012-7-26 20:45:17

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spectre-verilog仿真中用verilogeditor编辑数字电路，因为顶层v文件中包含了子模块，导致verilogeditor无法编译通过，请问spectre-verilog支持数字模块的子模块调用么，具体该怎么办？？

knockknock · 发表于 2012-7-26 20:46:04

有大神懂么，谢谢了

knockknock · 发表于 2012-7-26 20:46:27

有大神懂么，谢谢了

amodaman · 发表于 2012-7-27 08:43:19

子模块为什么就不能编译呢？子模块的定义可以放在顶层模块的文件中，也可以通过netlister找到libray cell里面的verilog view,也可以编译。到底有什么问题？贴出来看看。

王兆悦 · 发表于 2015-7-18 20:43:11

回复 2# knockknock

我目前也遇到这个问题，我的顶层模块调用了很多小子模块，现在直接用顶层文件的Verilog代码生成原理图的话，无法进行仿真，除非我把各个子模块定义的程序都放到顶层文件中，它才能仿真，不过仿真的结果要达到预期的值需要的时间比较长，不知道是不是跟这个有关系，请问你怎么解决这个问题的，非常感谢

[求助] spectre-verilog仿真中数字电路部分无法调用子模块

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