DC优化问题，各位大神帮帮忙

531472320 · 发表于 2012-7-20 11:22:20

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现在有个模块只有输入，没有输出，有没有什么命令把这个模块优化掉呢？

A1985 · 发表于 2012-7-20 19:28:13

无负载的东东，默认工具会直接干掉。无需过多设置。

531472320 · 发表于 2012-7-21 15:19:23

回复 2# A1985

是我做了如下设置的原因：
set_ideal_network [all_fanout -flat -clock_tree]，无输出的触发器没有优化掉。

531472320 · 发表于 2012-7-21 15:25:48

但是没有如上的设置，导致有几条到io的paths上面的cells delay,看了下，他们的output load很大，是不是datapath上面的数据串到clock_path上面去了，导致load很大？综合的时候，这些路径的timing时好时坏，DC有时很抽风...

yiyeyo · 发表于 2012-7-21 20:41:10

但是没有如上的设置，导致有几条到io的paths上面的cells delay,看了下，他们的output load很大，是不是data ...
531472320 发表于 2012-7-21 15:25

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跟前端一起看一下clock 的结构图，看一下有没有分频或者data as clock的用法

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