求大神指导如何在时序仿真中查看内部信号

lvlv2011

我在QuartusII中建立的工程，并在Modelsim中做时序仿真，但是比较当疼的是时序仿真的时候内部的信号不像功能仿真一样能看到。

所以我谷歌了一下，主要有这么几种解决方案：

1、有人说在QuartusII中的Settings->Simulation->Maintain hierarchy设置为On，就可以在时序仿真时候看到内部信号了，但是我这样做了之后，内部的信号确实能看到，但是只有一位的信号还好，总线型的信号（就是有好几位的信号）观察的时候是一位一位显示的，不能合起来看，非常不爽。


2、有人说在testbench里面用层次化调用的方法，可以查看内部的寄存器。如：testbench模块名是simTop，顶层模块名是Top，内部待观察的信号名是data（设8位），那么只要在testbench里面写一句：wire [7:0]  testdata=simTop.Top.data即可。我照这样做了之后发现分析综合都没问题，但是在Modelsim仿真的时候出现加载错误的情况。

3、最后一种最麻烦，但是可以实现，就是在testbench里面把内部信号一个一个的连接到输出端口上。

跪求大神指导，我说的方案1和2的问题出在哪里，或者有什么更好的方法，不想用方案3啊。

como19860708

帮顶一下，我也遇到了这个问题。
最后也是只能用方法3.

qingweisan

方法3其实已经挺方便了……大不了写一个宏，不需要的时候把它屏蔽掉。

SKILLER

时序仿真，肯定经过综合了，除了使用层次保护，接口还是总线形式，其它肯定都是1位的啊
方法2中综合之后底层信号名称可能会变化，你自己查查

SKILLER

方法3是修改了原设计接口了，但是对于fpga来说还是没有影响的

poiu_elab

方法三如果是有改动的
不能真实的反映原设计的fpga实现
谁用谁知道

lvlv2011

回复 5# SKILLER


目前还是在用方法3……体力活弥补脑力活了

ysxiliu

回复 3# qingweisan


   请问这个宏怎么写？

qingweisan

回复 8# ysxiliu


   ‘ifdef  ABCD            XXXXXXXXXXXXXXXXXXXXXXX
   ‘endif

kikky1986

方法2就是一种可取的方法啊，如果你的tb的顶层调用top的关系如你描述，那么这种带点的层次调用是可以看到里面的信号的，你说的Modelsim仿真的时候出现加载错误的情况。是什么情况，因为这钟带层次的访问我经常使用还从未发现过问题，能否把你的仿真报错贴上来看下！