★★★后端如何保证由寄存器送出的分频时钟，满足jitter要求？★★★

sycolegend · 发表于 2012-6-26 16:23:17

您需要登录才可以下载或查看，没有账号？注册

x

如题，大家能否讨论一下
如果不作任何处理的话，送出30MHz的时钟，会引入500ps以上的clock jitter，而内部pll的clock jitter也就在10ps左右。
时钟由分频器送出，是否可以在综合时设置duty cycle的限制，来确保jitter满足一定要求？

icfbicfb · 发表于 2012-6-26 21:57:55

很慢啊，没关系啊

陈涛 · 发表于 2012-6-26 22:08:08

一般用uncertainty

sycolegend · 发表于 2012-6-27 14:45:40

回复 2# icfbicfb
外部芯片将这个clock作为自己PLL的输入时钟，jitter要求是<400ps

陈涛 · 发表于 2012-6-27 15:39:21

没有太好的约束可以保证jitter的要求

1）尽量缩短内部pll =》分频器 =》时钟输出端的物理距离和delay
2）选用上下沿对称的CK*单元

sycolegend · 发表于 2012-6-28 10:00:56

回复 6# 陈涛
是否可以设定duty cycle相关的约束来满足jitter要求？

陈涛 · 发表于 2012-6-28 10:37:09

举个例子来看看

eeares · 发表于 2012-8-22 09:44:22

回复 6# 陈涛

CLK CELL对减小电压噪声引起的jitter有何帮助？

eeares · 发表于 2012-8-22 10:21:33

回复 7# sycolegend

min_pulse_width/max_pulse_width

[讨论] ★★★后端如何保证由寄存器送出的分频时钟，满足jitter要求？★★★