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昨天去CIC上的課程
只有LAB和Lab Guide
block_level_PNS.pdf
(58.95 KB, 下载次数: 421 )
1. 本課程之規劃,係為因應Cell-Based Back-end(後段)設計基礎課程,將gate level netlist in GDSII out,IC Compiler 為Synopsys 推出新一代的後端實體解決方案,在實作時沒有上一代Astro繁雜的步驟,讓你更有效率的將晶片實現,不僅如此操作介面及tcl語法繼承design compiler,讓你從RTL level至GDSII有一貫性的作法。
2. 修完本課程了解如何將合成後的gate-level netlist轉換成GDS,不僅讓後端數位IC設計人員了解整顆晶片製作之基本流程,更可讓前段設計人員了解後段design flow! 此外,本課程會引導學員Digital IC設計實現(實作)之方法與技巧,讓學員可將產品實現至hard-Macro階段。
師資 詹慶達講師
現職:國家晶片中心助理研究員與IC Compiler相關之專業講師
專長:
1. 數位 IC設計
2. 低功率IC設計
課程
大綱 1. Introduction & Overview
2. IC Compiler Basic Flow
3. Design Planning
4. Placement
5. Clock Tree Synthesis
6. Routing
7. Chip Finishing and DFM
8. Post-Layout Verification |
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icc_iotdf.pdf
598.34 KB, 下载次数: 358
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icc_lab_2012win.pdf
1.03 MB, 下载次数: 420
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资产 -2 信元, 下载支出 2 信元
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icc_lab_T18.pdf
882.07 KB, 下载次数: 338
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Cell-Based IC Physical Design and Verificatgion with IC-Compiler.rar
5.35 MB, 下载次数: 1278
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