普通的流水线电路使用optimize_registers

lyz5432 · 发表于 2012-5-15 11:52:52

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本帖最后由 lyz5432 于 2012-5-15 18:29 编辑

流水线电路的寄存器之间的组合电路延时过大，导致时序不满足要求
然后使用optimize_registers
可以将组合电路在寄存器之间移动平分延时
这样STA就过了但是 formality过不了

不加这个命令
STA过不了  但是formality能过

我的理解是：
这个命令对电路的优化信息没有能够保存到svf文件里面
然后formality就通不过

我用set_svf mysvf.svf来指定svf文件放在DC脚本的最前面
综合完成  mysvf.svf确实存在  但文件的大小为0

我觉得是没有写成功  试过好几次仍然为0

求高人指教。。。

该怎么样才能通过形式验证

lyz5432 · 发表于 2012-5-15 22:22:04

回复 2# zhq415758192

是这样吗?
加在脚本的最后svf off ?
就可以了?

lyz5432 · 发表于 2012-5-16 16:55:50

回复 4# zhq415758192

试过了命令为set_svf off文件的大小不在为0了但是formality还是过不了
是optimize_registers的优化导致的吧
不知道有什么方法让它过？

lyz5432 · 发表于 2012-5-18 09:43:26

回复 6# zhq415758192

不用这个命令可以过就是不知道用了之后怎么才能让formality 过

205207033 · 发表于 2012-5-18 17:17:25

用了optimize_registers 这个命令， formal 本身就过不了，和svf没有任何关系。

lyz5432 · 发表于 2012-5-18 20:53:20

回复 8# 205207033

这个相当于优化啊 svf可以记录优化信息的吧？

205207033 · 发表于 2012-5-24 11:59:14

回复 205207033

这个相当于优化啊 svf可以记录优化信息的吧？
lyz5432 发表于 2012-5-18 20:53

登录/注册后可看大图

你这个是retiming。DC不会记录的。

米粒儿77 · 发表于 2012-12-13 16:51:24

你可以看下formality的userguide，这里面关于retiming的处理有比较详细的讲解

522526tl · 发表于 2015-3-10 14:49:17

回复 1# lyz5432

在 fm中设置 set svf_retiming true 试试看

taotao_ic · 发表于 2015-3-10 22:14:27

你把svf读到formality里面，写出文本来看看。如果没有retiming的信息，那说明没有记录。如果记录了，把优化的effort 降低试试。

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