force赋值reg和wire的区别

atlandis · 发表于 2012-5-8 21:30:13

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请教大家，force赋值reg和wire有什么区别？

gaurson · 发表于 2012-5-9 13:06:22

取决于你force后的参数，如果都是强制force的话，应该没有区别；另外还有加驱动和加一个delta时间的参数，没有试验过，但是有区别的，可能和多驱动有关系，也和信号定义是否能够存储数据有关。

atlandis · 发表于 2012-5-9 13:16:52

回复 2# gaurson

google到这么一句话， force可以对wire赋值,这时整个net都被赋值; 也可以对reg赋值. 不是很理解，请指教

gaurson · 发表于 2012-5-9 13:19:12

对两者赋值是没问题的。最好是实践出真知，实际去赋值看看结果就知道了。而且还要清楚force指令的参数。参数不同，对两者的相同赋值，会出现不同的表现的。试试最好了。

atlandis · 发表于 2012-5-9 15:07:51

回复 4# gaurson

找到问题了，不是force的问题，而是初始化赋值时，ncverilog将reg赋值理解为信号的跳变，wire赋值没有发生跳变

点灯小能手 · 发表于 2024-12-18 14:31:59

vcs中在testbench中的always块中对设计中的reg型变量使用force赋值，但是release之后，reg的值不能被设计的逻辑赋值，这是为什么，求教

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