关于ALTLVDS_TX和ALTLVDS_RX的问题

suiying413

我用QUARTUS生成了一个单通道8bit的ALTLVDS_TX和一个单通道8bit的ALTLVDS_RX。单独用modelsim对tx进行仿真的时候，输出的串行数据是没问题的，然后我就将tx与rx在tb中将tx的输出时钟与输出数据直接与rx的输入时钟和输入数据端口相连接，却发现rx得到的并行数据里每隔几个数据便会出现一个错误的数据，有没有哪位高手知道这是为什么啊？ 是因为我生成是设置的问题还是仿真时接口的问题啊？

suiying413

自己先顶一下！期待高手的回复啊~

rickbest

楼主没有RX的设置参考时钟吗？

suiying413

回复 3# rickbest


    参考时钟是哪个参数的配置来设置的啊？我没找到……
   我是个新手，请多指教哦！~

summuy

是不是时钟的问题啊？我开始的时候也是会出现这样的问题，后来把设置的时钟修改了一下酒好啦

suiying413

回复 5# summuy

谢谢！我改了下连接时钟的相位，用modelsim仿真确实是出现了正确的波形，但是在用quartus进行编译综合的时候却又出现了下面的两个错误：
Error: Clock input port inclk[0] of PLL "lvds_rx_7b:lvds_rx|altlvds_rx:ALTLVDS_RX_component|lvds_rx_7b_lvds_rx:auto_generated|pll" must be driven by a non-inverted input pin or another PLL, optionally through a Clock Control block

Error: datain port of HSDI receiver atom "rx_0" must be fed by input pin that does not feed any other logic

这两个错误所在的文件是quartus生成的文件，并不是我手动写或修改的文件，所以不清楚是怎么回事……

suiying413

回复 5# summuy

我原来在顶层是将TX的输出和RX的输入连起来了，后来把他们的输入输出都当做顶层的输入输出就不报错了。
想再请教一下，你当时改时钟是在生成rx、tx的ip的过程中通过配置改的还是在设计中在接口上改的啊？

dandelion2ting

我也不懂这个，始终和数据分别直接连编译不能通过，所以我干脆先不连，各自走各自的。。你们解决了吗？

suiying413

回复 8# dandelion2ting


    我的也是时钟和数据如果分别连起来的话编译无法通过，后来我考虑因为tx与rx应该是在外围连接的，不应该是在fpga内部连得，所以也是各走各的了。现在主要是modelsim我虽然得到了正确的波形，但是是在tx与rx连接的过程中首先将tx_outclock取反后才连到了rx_inclock上的，虽然得到了正确的波形，但是在真正使用rx和tx的时候貌似是不允许这种改动的，所以还是不是很清楚是哪里的问题……

tao2000

ALTLVDS_TX和ALTLVDS_RX的用途是用于FPGA与外围芯片（AD,DA等高速芯片）和FPGA之间连接使用的。如果像楼主这样在FPGA内部使用,由于FPGA本身架构的原因，不能实现的。而且这样做也没有什么实际意义。
通常在使用LVDS和FPGA传输数据的过程中需要注意的问题
1）时钟和数据的相位关系，在IP核内部时钟的相位是可以调整的，楼主可以看看。同时还要注意IO约束
2）数据的字边界问题，楼主如果选择串行比例是1:8，则外部的串行线的位宽为1，内部并行数据位宽为8。那么实际使用时，可能需要判定8位并行数据的起始位是那一个。导致的这个问题的原因很多，比如数据源芯片和目的芯片不同时上电等。解决这个需要使用对齐字操作。