在verilog赋值语句之前加延时信息可以被综合吗？

sages · 发表于 2012-5-6 10:43:31

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比如assign #5 a = b；我之前的理解是不可以被综合，但是今天貌似看书他的意思是可以综合，感觉就是在这个赋值语句时线上加了buffer。
ASIC设计中，在综合的时候估计线延时是按照wire load model来估计的，因此，现在感觉貌似可以在ASIC中综合一个5ns的延时单元出来。

但是我又不敢肯定这点，所以求教大家讨论下这个问题。

是ASIC中哈，不知道FPGA怎样

六大三粗 · 发表于 2012-5-6 11:40:03

本人也刚入行FPGA 问过几个师兄貌似延迟只能出现在TestBench中哈功能模块中貌似不行哦希望能帮到你哈~

eagle654321 · 发表于 2012-5-7 11:17:15

ASIC设计中,综合时，延时会被忽略掉。

jun_dahai · 发表于 2012-5-7 11:24:47

哪本书上提到的？

xiaqianbin · 发表于 2012-5-7 11:35:40

不能，延时信息只能用来做仿真，综合的时候会被忽略。在verilog中还有initial语句也是不可综合的

rvnistelrooy · 发表于 2012-5-7 13:14:33

印象中是不可以的，再说加buffer也不是这么个搞法吧……

池承利 · 发表于 2012-5-7 17:52:01

这种延时一般都是用来仿真真实器件的延时，是不能被综合的，只能用于仿真。

sages · 发表于 2012-5-7 19:45:11

哪本书上提到的？
jun_dahai 发表于 2012-5-7 11:24

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我又仔细的看了下，感觉确实貌似不是可以被综合的意思。恩，看来我想多了，非常感谢LS几位不厌其烦的回答

martinlyj · 发表于 2012-5-7 23:11:53

可以综合，但是没有延迟信息

cleveland2002 · 发表于 2012-5-8 08:49:27

忽略延时，继续综合

[求助] 在verilog赋值语句之前加延时信息可以被综合吗？

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