请教Verilog中的一些问题，如延迟#等

clean_water

本人有2个问题想请教下论坛的大神们。
1.在Verilog里面，#NUMBER
#NUMBER表示延迟多少，那么在Verilog里面是怎么实现的？
不过在综合的时候，综合器对#是不识别的，只能在仿真的时候才可以用，不知道“#”实现的原理是什么呀？

2.always@(posedge clk)
begin
......
......
clk <= xx
end

有木有这种写法？就是一个模块里面，自己决定自己模块的时钟激励，
从而不依靠别的时钟模块，自己去做自己的事情，当然，相应的控制使能等信号还是有的。
不过总感觉有些别扭，不知道哪位大神能否解释下。谢谢了！
本人新手，问这些问题还望大神们别见笑~~~

教父

延迟#符号在仿真中模拟DFF的CKQ时间， 因为从数据在时钟沿进DFF到DFF的Q端是有时间延迟的。 针对你第二个问题， 我还没有那样试过， 也就不知道结果会怎样，估计是你想做时钟的切换哈， 你可以写一段那样的代码仿真一下， 你看看会出什么样的结果。

池承利

你可以自己触发从而产生时钟，书上说只要是非阻塞赋值就行，但是书上说不建议这种方法，个人建议，这种代码没有什么用，真正的时钟还是需要外部输入，才能分频或者倍频，做做仿真就还好。

clean_water

回复 2# 教父


    谢谢

clean_water

回复 3# 池承利


    恩，说的很有道理，呵呵，谢谢~