DC里set_dont_touch和set_ideal_network的问题

liuada001 · 发表于 2012-4-23 10:40:01

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本帖最后由 liuada001 于 2012-4-23 22:45 编辑

在综合的过程中，为了不让DC工具自动优化一些我们不希望其优化的模块（比如CLK）我们通常都会设置set_ideal_network和set_dont_touch，我理解为前者在timing_report的时候忽略延迟，后者阻止DC插入buffer。

那么dont_touch的属性，能不能穿过logic?

set_dont_touch和set_dont_touch_network有什么区别，为什么普遍认为set_dont_touch_network会造成未知问题而不推荐使用？

对于ideal_net的这个属性，是不是说直接忽略了延迟，忽略了DRC，如果将clk设定为ideal_net，是不是就不用再设定dont_touch了？

说的有点混乱，请各位大神技术支持，小弟不胜感激！！

bjutrg · 发表于 2012-4-23 10:52:55

遇见熟人了，呵呵

陈涛 · 发表于 2012-4-23 11:11:44

本帖最后由陈涛于 2012-4-23 11:17 编辑

set_dont_touch不会穿过logic，可以用于cells, nets, references, 和 designs。你不希望DC碰的地方，都可以用它。
set_dont_touch_network可以穿过logic，可以用于clocks, pins, 或 ports，比上面的范围小。当你对设计不十分熟悉时，这个属性可能会传到你不希望的地方去。

ideal_net 顾名思义就是把这条net完全理想化--无穷大的驱动能力，没有延迟。有时会和上面的命令一起用。当你知道了它们的意思，如何使用取决于你的目的和得到的结果

liuada001 · 发表于 2012-4-23 13:01:30

回复 3# 陈涛

谢谢版主的解答！
对于Ideal_net这个属性，设置的时候有个no_propagate的属性，对于net来说一定要设这个，是不是就是为了阻止其穿过逻辑？那如果我设的是pin并且不加上no_propagate能穿过逻辑吗？

在建立clock的时候，我看到它会自动的设为ideal_net，但是却还是会计算延迟，会不会因为clock path有逻辑的原因？

陈涛 · 发表于 2012-4-23 13:32:07

set_ideal_net = set_ideal_network -no_propagate

clock net 如果被用作data，就会有delay，那是因为net上面挂的clk pin的负载，不是ideal net本身

liuada001 · 发表于 2012-4-23 14:08:57

回复 5# 陈涛

我大体上明白了，clk在创建的时候，会默认为ideal net的，但当clk接入到data path的时候，D端就会考虑我clk上的负载，但并不会影响clk的ideal net的属性。
假如我的clk需要门电路做gating，gating后的时钟也有很大的扇出，那我为了忽略掉延迟，是不是需要在gating后重新给clk定义ideal net?因为ideal net不能穿过逻辑。

argintang · 发表于 2012-4-23 15:45:21

受教了.謝謝!

陈涛 · 发表于 2012-4-23 16:05:31

如果你的CG集成好的标准单元，它会自动继承ideal的属性

liuada001 · 发表于 2012-4-23 22:47:00

回复 8# 陈涛

涛哥威武，明白了！

lizhaohong520@ · 发表于 2012-5-23 15:59:52

回复 6# liuada001

假如你clk后面的gate的net是有这个ideal属性··那么到p&r需要管它吗？

[解决] DC里set_dont_touch和set_ideal_network的问题

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