ddr3

van2046 · 发表于 2012-4-22 10:20:48

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大家好，小弟最近刚学习使用DDR3，接口采用xilinx的mig,其中有些问题想请教下:
读取模式有BC4，我想连续读取，查DDR手册时，发现该模式下4个周期只能读出4个数，与burst8相比好像浪费了一半带宽，
看ip核自带的仿真设计文件，也只有一半周期读出是有效的其他形式下为0，请问我理解的正确吗

wangyingwei · 发表于 2012-4-23 13:46:28

DDR3支持BC4、BL8以及BC4 ON THE FLY ，一般都是用BL8模式即每次读写操作对应8个BURST；对于BC4主要是去兼容DDR2的BL4模式。如果要用BC4的话，DDR3还是会按照BL8读写数据，但只有4个BURST有效，确实会像LZ说的那样浪费一般的数据带宽。

van2046 · 发表于 2012-4-24 09:56:46

回复 2# wangyingwei

太感谢了。还有个问题，一块64meg*16的片子，地址线相当于2^3(bank)*2^13(row)*2^10(column),我现在每隔1024个地址读1个burst。那是不是相当于每次都要换行地址，每次读数都有一个RCD的延迟？

wangyingwei · 发表于 2012-4-24 13:30:18

也不一定。不在同一个行地址的读写操作是需要提前做激活操作（active）的，然后等待RCD的延迟后做发出读写。但是可以将需要读写的行都提前激活，然后一起读写，这样就不需要每次换行地址都等RCD的延迟。

van2046 · 发表于 2012-4-27 16:31:01

回复 4# wangyingwei

ERROR:NgdBuild:770 - IBUFG
'ddr3_inter_inst/u200_iodelay_ctrl/se_clk_ref.u_ibufg_clk_ref' and BUFG
'clk_gen_inst/clkout1_buf' on net 'clk200_ref' are lined up in series.
Buffers of the same direction cannot be placed in series.
ERROR:NgdBuild:924 - input pad net 'clk200_ref' is driving non-buffer
primitives:

我用clock wizard，输入时钟125，出来200M时钟和400M时钟，给DDR3 mig使用，translate时遇到这么一个问题，想请教下是怎么回事

syf1025 · 发表于 2014-7-8 21:16:28

学习了

yybbond · 发表于 2014-7-9 16:08:56

学习了

why198729 · 发表于 2016-5-10 16:37:29

楼主，你尝试过将DDR3封装成一个FIFO或BRAM 吗？

chdaj58 · 发表于 2017-3-1 16:02:27

学习一下

edwardk · 发表于 2018-12-19 08:31:49

学习中。。。。

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