关于PFD中的cycle slip

fallangel · 发表于 2012-4-11 19:18:59

这个图应该是没问题的，Vctrl如果一直向一个方向变化的趋势，就是减小频率误差，频率精确相等以后，开始积累相位误差的时候，Vctrl会在一个很小范围内波动，暗示已经锁定了，单纯看一个图没什么意义。

scpuke · 发表于 2012-4-11 20:11:29

图上是有cycle slip现象——指第一个沿。本来FBclk频率快，应该一直放电的，但PFD的线性范围只有2*pi，于是会周期性的反相充电一下，即图中第一个沿充电一下。

这个现象是PFD传输特性导致的，会导致锁定的过程加长。没研究过这个问题，估计要消除它应在PFD结构上做文章，或者FD和PD分开处理。。。

不死的心 · 发表于 2012-4-11 20:20:31

回复 12# scpuke

嗯谢谢

Johnson2011 · 发表于 2012-10-16 20:29:00

cycle slip指的是，相位差过大，而pll系统的相应迟滞，导致相位积累不能及时纠正的现象。图中，有一段电平升高，就是cycle slip 导致的。改正可以通过，增加单位带宽减小Locking time的方法实现。

lc_seu · 发表于 2023-4-19 20:38:31

学习学习

lc_seu · 发表于 2023-5-8 20:45:02

学习一下

lc_seu · 发表于 2023-5-9 14:04:26

学习一下

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