folded-cascode闭环特性求助

fzj_001 · 发表于 2012-3-26 14:00:05

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最近在用130nm工艺做一个全差分folded-cascode，指标是GBW>1GHz,PM>60,GAIN>60dB，settling time<4ns.前面三个指标通过开环仿真已经达到了，但是第四个指标在做2dB电阻反馈闭环仿真的结果非常差，完全达不到要求，而且闭环频率特性也很差，这是怎么回事啊？我的运放的闭环频率响应很差，但是也不知道如何才能够改善啊，谁能帮帮我啊！

hezudao · 发表于 2012-3-26 15:15:50

上图。

fuyibin · 发表于 2012-3-26 15:29:20

回复 1# fzj_001

这个不应该啊，开环bandwidth 1GHz的话，settlling time应该差不多两三个ns才对
难道你开环仿真有问题？开环时候加实际loading cap没有？
还有就是operating point对不对，output headroom是不是足够？
这个问题应该很容易debug

fzj_001 · 发表于 2012-3-27 08:49:46

图在服务器上，拿不出来啊……

fzj_001 · 发表于 2012-3-27 08:54:09

我的开环仿真是加了0.3pf的实际负载电容的。闭环仿真是通过200k_ohm/100k_ohm的电阻组成6dB增益，但是显然我的电阻造成了多个低频极点，造成相位裕度很差，所以建立时间达到了200ns,而且有震荡。
这个问题怎么解决呢？请问有谁知道呢？
如果我把反馈电阻降低到2k/1k,的话，建立时间缩小到5ns左右，但是由于小电阻的负载效应很重，增益就远远小于2dB了，这个问题挺麻烦的啊

fzj_001 · 发表于 2012-3-27 09:23:55

300k/150k闭环增益频率响应

图片是我的300k/150k电阻反馈2dB闭环增益的频率响应，黑色曲线是增益，蓝色曲线的相位，由于公司服务器是全封闭的，不能够拿出来，所以只能够手工粗略地画了下。
是不是我的反馈电阻造成了低频两个极点，造成相位恶化，裕度不够？

fuyibin · 发表于 2012-3-27 20:57:21

回复 6# fzj_001
你搞这么大反馈电阻，怎么可能响应快啊，opamp input capacitor 0.1pf，乘上你的几百k的反馈电阻，时间常数都到几百ns了！

fuyibin · 发表于 2012-3-27 21:02:48

回复 6# fzj_001
应该是6dB增益，为什么你老是在说2dB？接成反馈后有overshoot很正常，反馈电阻并联一个补偿电容就好了。

fzj_001 · 发表于 2012-3-27 21:41:20

回复 8# fuyibin

因为opamp的输出电阻非常大，如果揭晓电阻的话，其直流增益非常小，导致闭环增益不精确。但是接大的反馈电阻的话，又导致响应不快。我图片中的overshoot是接大反馈电阻时候出现的，你说可以在反馈电阻并联一个电容来消除overshoot，请问这是不是mile补偿呢?
麻烦你了，非常感谢！！

fuyibin · 发表于 2012-3-27 21:50:51

你是单级？要做两级opamp的，低频段增益是准确的，搞不懂你怎么得到你现在的结论的。

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